給出了兩種應(yīng)用于兩級(jí)CMOS 運(yùn)算放大器的密勒補(bǔ)償技術(shù)的比較,用共源共柵密勒補(bǔ)償技術(shù)設(shè)計(jì)出的CMOS 運(yùn)放與直接密勒補(bǔ)償相比,具有更大的單位增益帶寬、更大的擺率和更小的信號(hào)建立時(shí)間等優(yōu)點(diǎn),還可以在達(dá)到相同補(bǔ)償效果的情況下極大地減小版圖尺寸. 通過電路級(jí)小信號(hào)等效電路的分析和仿真,對(duì)兩種補(bǔ)償技術(shù)進(jìn)行比較,結(jié)果驗(yàn)證了共源共柵密勒補(bǔ)償技術(shù)相對(duì)于直接密勒補(bǔ)償技術(shù)的優(yōu)越性.
標(biāo)簽： 共源共柵 運(yùn)放 補(bǔ)償 比較
上傳時(shí)間： 2013-10-14
上傳用戶：gengxiaochao
共源共柵級(jí)放大器可提供較高的輸出阻抗和減少米勒效應(yīng)，在放大器領(lǐng)域有很多的應(yīng)用。本文提出一種COMS工藝下簡(jiǎn)單的高擺幅共源共柵偏置電路，且能應(yīng)用于任意電流密度。根據(jù)飽和電壓和共源共柵級(jí)電流密度的定義,本文提出器件寬長(zhǎng)比與輸出電壓擺幅的關(guān)系,并設(shè)計(jì)一種高擺幅的共源共柵級(jí)偏置電路。
上傳時(shí)間： 2013-10-08
上傳用戶：debuchangshi
設(shè)計(jì)一種壓控電壓源型二階有源低通濾波電路,并利用Multisim10仿真軟件對(duì)電路的頻率特性、特征參量等進(jìn)行了仿真分析,仿真結(jié)果與理論設(shè)計(jì)一致,為有源濾波器的電路設(shè)計(jì)提供了EDA手段和依據(jù)。
上傳時(shí)間： 2013-11-12
上傳用戶：名爵少年
本文針對(duì)傳統(tǒng)儀用放大電路的特點(diǎn)，介紹了一種高共模抑制比儀用放大電路，引入共模負(fù)反饋，大大提高了通用儀表放大器的共模抑制能力。
上傳時(shí)間： 2013-11-10
上傳用戶：lingfei
模擬轉(zhuǎn)換器性能不只依賴分辨率規(guī)格 大量的模數(shù)轉(zhuǎn)換器(ADC)使人們難以選擇最適合某種特定應(yīng)用的ADC器件。工程師們選擇ADC時(shí)，通常只注重位數(shù)、信噪比(SNR)、諧波性能，但是其它規(guī)格也同樣重要。本文將介紹ADC器件最易受到忽視的九項(xiàng)規(guī)格，并說明它們是如何影響ADC性能的。 1. SNR比分辨率更為重要。 ADC規(guī)格中最常見的是所提供的分辨率，其實(shí)該規(guī)格并不能表明ADC器件的任何能力。但可以用位數(shù)n來計(jì)算ADC的理論SNR： 不 過工程師也許并不知道，熱噪聲、時(shí)鐘抖動(dòng)、差分非線性(DNL)誤差以及其它參數(shù)異常都會(huì)限制ADC器件的SNR。對(duì)于高性能高分辨率轉(zhuǎn)換器尤其如此。一 些數(shù)據(jù)表提供有效位數(shù)(ENOB)規(guī)格，它描述了ADC器件所能提供的有效位數(shù)。為了計(jì)算ADC的ENOB值，應(yīng)把測(cè)量的SNR值放入上述公式，并求解 n。
上傳時(shí)間： 2014-12-22
上傳用戶：z240529971
使用時(shí)鐘PLL的源同步系統(tǒng)時(shí)序分析一）回顧源同步時(shí)序計(jì)算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數(shù)的意義：Etch Delay：與常說的飛行時(shí)間(Flight Time)意義相同，其值并不是從仿真直接得到，而是通過仿真結(jié)果的后處理得來。請(qǐng)看下面圖示：圖一為實(shí)際電路，激勵(lì)源從輸出端，經(jīng)過互連到達(dá)接收端，傳輸延時(shí)如圖示Rmin，Rmax，F(xiàn)min，F(xiàn)max。圖二為對(duì)應(yīng)輸出端的測(cè)試負(fù)載電路，測(cè)試負(fù)載延時(shí)如圖示Rising，F(xiàn)alling。通過這兩組值就可以計(jì)算得到Etch Delay 的最大和最小值。
標(biāo)簽： PLL 時(shí)鐘 同步系統(tǒng) 時(shí)序分析
上傳時(shí)間： 2013-11-05
上傳用戶：VRMMO
摘要: 介紹了時(shí)鐘分相技術(shù)并討論了時(shí)鐘分相技術(shù)在高速數(shù)字電路設(shè)計(jì)中的作用。 關(guān)鍵詞: 時(shí)鐘分相技術(shù); 應(yīng)用 中圖分類號(hào): TN 79 文獻(xiàn)標(biāo)識(shí)碼:A 文章編號(hào): 025820934 (2000) 0620437203 時(shí)鐘是高速數(shù)字電路設(shè)計(jì)的關(guān)鍵技術(shù)之一, 系統(tǒng)時(shí)鐘的性能好壞, 直接影響了整個(gè)電路的 性能。尤其現(xiàn)代電子系統(tǒng)對(duì)性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時(shí)鐘設(shè)計(jì)上面。但隨著系統(tǒng)時(shí)鐘頻率的升高。我們的系統(tǒng)設(shè)計(jì)將面臨一系列的問 題。 1) 時(shí)鐘的快速電平切換將給電路帶來的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時(shí)鐘對(duì)電路板的設(shè)計(jì)提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號(hào)的匹配上有更多的考慮。 3) 在系統(tǒng)時(shí)鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個(gè)系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對(duì)系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時(shí)鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計(jì)中對(duì)高頻時(shí)鐘信號(hào)的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號(hào)的成分, 這里介紹一種很好的解決方法, 即利用時(shí)鐘分相技術(shù), 以低頻的時(shí)鐘實(shí)現(xiàn)高頻的處 理。 1 時(shí)鐘分相技術(shù) 我們知道, 時(shí)鐘信號(hào)的一個(gè)周期按相位來分, 可以分為360°。所謂時(shí)鐘分相技術(shù), 就是把 時(shí)鐘周期的多個(gè)相位都加以利用, 以達(dá)到更高的時(shí)間分辨。在通常的設(shè)計(jì)中, 我們只用到時(shí)鐘 的上升沿(0 相位) , 如果把時(shí)鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時(shí)間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時(shí)鐘分為4 個(gè)相位(0°、90°、180°和270°) , 系統(tǒng)的時(shí)間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時(shí)來達(dá)到時(shí)鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時(shí)間偏移(Skew ) 和抖動(dòng) (J itters) 比較大, 無法實(shí)現(xiàn)高精度的時(shí)間分辨。 近年來半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時(shí)鐘 芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時(shí)鐘分相技術(shù)在實(shí)際電 路中的應(yīng)用。我們?cè)谶@方面作了一些嘗試性的工作: 要獲得 良好的時(shí)間性能, 必須確保分相時(shí)鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計(jì)中, 通常用一個(gè)低頻、高精度的 晶體作為時(shí)鐘源, 將這個(gè)低頻時(shí)鐘通過一個(gè)鎖相環(huán)(PLL ) , 獲得一個(gè)較高頻率的、比較純凈的時(shí)鐘, 對(duì)這個(gè)時(shí)鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動(dòng)的分 相時(shí)鐘。 這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說明。2 應(yīng)用實(shí)例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時(shí)鐘分為4 個(gè)相位 數(shù)據(jù), 與其同步的時(shí)鐘信號(hào)并不傳輸。 但本地接收到數(shù)據(jù)時(shí), 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時(shí)鐘, 即要獲取與數(shù) 據(jù)同步的時(shí)鐘信號(hào)。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個(gè)bit 占有14. 7ns 的寬度, 在每個(gè)數(shù)據(jù) 幀的開頭有一個(gè)用于同步檢測(cè)的頭部信息。我們要找到與它同步性好的時(shí)鐘信號(hào), 一般時(shí)間 分辨應(yīng)該達(dá)到1ö4 的時(shí)鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統(tǒng)時(shí)鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對(duì)整個(gè)系統(tǒng)設(shè)計(jì)帶來很多的困擾。 我們?cè)谶@里使用鎖相環(huán)和時(shí)鐘分相技術(shù), 將一個(gè)16MHz 晶振作為時(shí)鐘源, 經(jīng)過鎖相環(huán) 89429 升頻得到68MHz 的時(shí)鐘, 再經(jīng)過分相芯片AMCCS4405 分成4 個(gè)相位, 如圖3 所示。 我們只要從4 個(gè)相位的68MHz 時(shí)鐘中選擇出與數(shù)據(jù)同步性最好的一個(gè)。選擇的依據(jù)是: 在每個(gè)數(shù)據(jù)幀的頭部(HEAD) 都有一個(gè)8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個(gè)相位的時(shí)鐘去鎖存數(shù)據(jù), 如果經(jīng)某個(gè)時(shí)鐘鎖存后的數(shù)據(jù)在這個(gè)指定位置最先檢測(cè)出這 個(gè)KWD, 就認(rèn)為下一相位的時(shí)鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個(gè)判別原理, 我們?cè)O(shè)計(jì)了圖4 所示的時(shí)鐘分相選擇電路。 在板上通過鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時(shí)鐘: 用這4 個(gè) 時(shí)鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過優(yōu)先判選控制邏輯, 即可輸出同步性最好的時(shí)鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對(duì)68MHz 的時(shí)鐘進(jìn)行了4 分 相, 成功地實(shí)現(xiàn)了同步時(shí)鐘的獲取, 這部分 電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價(jià)格昂貴, 而且系統(tǒng)設(shè)計(jì) 難度很高。以前就有人考慮使用多個(gè)低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時(shí)鐘分相, 用以替代高速的ADC, 但由 于時(shí)鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時(shí)鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(dòng)(Aperture J itters) , 無法達(dá)到很 好的時(shí)間分辨。 現(xiàn)在使用時(shí)鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時(shí)鐘分別作為ADC 的 轉(zhuǎn)換時(shí)鐘, 對(duì)模擬信號(hào)進(jìn)行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號(hào)經(jīng)過 緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲(chǔ)器(M EM )。各個(gè) 采集通道采集的是同一信號(hào), 不過采樣 點(diǎn)依次相差90°相位。通過存儲(chǔ)器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時(shí)鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運(yùn)用時(shí)鐘分相技術(shù), 可以有效地用低頻時(shí)鐘實(shí)現(xiàn)相當(dāng)于高頻時(shí)鐘的時(shí)間性能, 并 避免了高速數(shù)字電路設(shè)計(jì)中一些問題, 降低了系統(tǒng)設(shè)計(jì)的難度。
標(biāo)簽： 時(shí)鐘 分相 技術(shù)應(yīng)用
上傳時(shí)間： 2013-12-17
上傳用戶：xg262122
電壓源電流源名字上僅差一個(gè)字…HE HE.有一些朋友對(duì)此不太明白.所以特此說明下…并以軟件仿真…詳細(xì)介紹工作原理…以及注意事項(xiàng)….下面就是電壓源和電流的符號(hào)…左邊是電流源,右邊是電壓源. 電壓源…電壓源其實(shí)就是我們普通經(jīng)常用的一種電源.比如說電池呀電瓶或自己做的穩(wěn)壓電路.一般屬于電壓源… 電壓源的特性是: 輸出端,可以開路,但不能短路…總而言之電壓源的輸出電壓是恒定的…比如5V 電壓源輸出的電壓就是5V.隨不同的負(fù)載會(huì)改變電流…比如在5V 的電壓源上加一個(gè)1 歐的負(fù)載… 流過的電流就是5/1=5A 電流… 如果接的電阻為2 歐.流過電流就等于5/2=2.5A….這個(gè)簡(jiǎn)單的計(jì)算相信誰都會(huì)…電流源電流源和電壓源區(qū)別比較大…電流源輸出端不能開路,但可以短路…為什么不能開路呢…HE HE…是因?yàn)殚_路了…電流源輸出的電壓就為無限高了…(實(shí)際上電壓也是有一定值的)總而言之電流源的輸出電流是恒定的.不管你負(fù)載的大小…就是你短路了.他的電流還是保持不變.改變的是電壓…比如一個(gè)1A的恒流源…你接上一個(gè)1歐的負(fù)載…他輸出的電壓是.1x1=1V 電壓…當(dāng)你接上一個(gè)10 歐電阻的時(shí)候…他就是1x10=10V電壓輸出…
上傳時(shí)間： 2013-10-08
上傳用戶：kaixinxin196
模電
上傳時(shí)間： 2013-11-05
上傳用戶：rishian
本文以介質(zhì)諧振器為起始，研究了介質(zhì)諧振腔體濾波器的設(shè)計(jì)。文章首先介紹了介質(zhì)諧振器基本的工作原理，圍繞模式分離與Q值提高研究了實(shí)際介質(zhì)腔體濾波器中常用的工作在TE01模的介質(zhì)諧振器的基本特性，并在此基礎(chǔ)上提出了一種新的介質(zhì)諧振器結(jié)構(gòu)，進(jìn)一步提高介質(zhì)諧振器模式分離度的同時(shí)，也提高了主模的品質(zhì)因數(shù)。
上傳時(shí)間： 2013-11-07
上傳用戶：xhz1993
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
