針對傳統的Max-Log-Map譯碼算法時效性差、存儲空間開銷大的特點，本文對傳統的Max-Log-Map譯碼算法進行了改進。改進的算法對前、后向度量使用了蝶形結構圖，便于DSP實現；將原始幀均分為多個子塊，設計子塊間的并行運算以減小系統延遲；子塊內采取進一步地優化措施，以減小數據存儲量并提高譯碼速率。在DSP C6416平臺上的仿真結果表明了算法的可實現性與可靠性。
標簽： Max-Log-Map DSP 譯碼算法
上傳時間： 2013-11-08
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文中基于帶通信號的低通等效原理,采用數字希爾伯特濾波器實現了數字包絡檢波器,并在CCS中實現了軟件調試。其中,通過使用LinkforCCS和DSP的函數庫DSPLIB縮短了程序的開發時間,提高了算法的實現效率。
標簽： DSP 數字 調幅解調器 算法
上傳時間： 2013-10-09
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摘要：簡要介紹了CCS軟件的主要功能，利用CCS軟件，設計數字信號處理實驗課程，實現了FFT算法的譜分析和FIR濾波器。
標簽： CCS DSP 算法 仿真實驗
上傳時間： 2013-10-22
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DSP算法大全C語言版本
標簽： DSP C語言 算法 版本
上傳時間： 2013-10-27
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在數字濾波器中，FIR濾波器是一種結構簡單且總是穩定的濾波器，同時也只有FIR濾波器擁有線性相位的特性。傳統的直接型濾波器運算速度過慢，而改進型的DA結構的濾波器需要過高的芯片面積消耗大量的邏輯資源很難達到運算速度以及邏輯資源節約的整體優化。本文提出了一種基于RAG算法的FIR濾波器，與傳統的基于DA算法的濾波器結構的濾波器相比，RAG算法簡化了FIR濾波器乘法模塊的結構，減少了邏輯資源的消耗和硬件實現面積，提高了計算速度。本文設計的16階FIR濾波器用VerilogHDL進行描述，并綜合到Altera公司的CycloneⅡ系列FPGA中。仿真實驗表明基于RAG算法的FIR濾波器達到了邏輯資源的節約和運算速度的提高的整體優化效果。
標簽： FPGA FIR 濾波器 優化算法
上傳時間： 2014-12-28
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算法設計到硬件邏輯的實現 - 實驗練習與Verilog語法手冊
標簽： Verilog 算法設計 硬件 實驗
上傳時間： 2014-01-27
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同步技術是跳頻系統的核心。本文針對FPGA的跳頻系統，設計了一種基于獨立信道法，同步字頭法和精準時鐘相結合的快速同步方法，同時設計了基于雙圖案的改進型獨立信道法，同步算法協議，協議幀格式等。該設計使用VHDL硬件語言實現，采用Altera公司的EP3C16E144C8作為核心芯片，并在此硬件平臺上進行了功能驗證。實際測試表明，該快速同步算法建立時間短、同步穩定可靠。
標簽： FPGA 跳頻系統 同步算法
上傳時間： 2013-10-21
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基于FFT算法的FPGA實現報告
標簽： FPGA FFT 算法 報告
上傳時間： 2014-01-22
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基于FPGA的FFT算法實現
標簽： FPGA FFT 算法
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基于FPGA的FIR數字濾波器算法實現
標簽： FPGA FIR 數字濾波器 算法
上傳時間： 2013-11-12
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