比較牛b的一個(gè)計(jì)算器程序,源碼在word文檔里面,
上傳時(shí)間： 2016-02-14
上傳用戶：z1191176801
Floyd-Warshall算法描述 1)適用范圍： a)APSP(All Pairs Shortest Paths) b)稠密圖效果最佳 c)邊權(quán)可正可負(fù) 2)算法描述： a)初始化：dis[u,v]=w[u,v] b)For k:=1 to n For i:=1 to n For j:=1 to n If dis[i,j]>dis[i,k]+dis[k,j] Then Dis[I,j]:=dis[I,k]+dis[k,j] c)算法結(jié)束：dis即為所有點(diǎn)對(duì)的最短路徑矩陣 3)算法小結(jié)：此算法簡(jiǎn)單有效，由于三重循環(huán)結(jié)構(gòu)緊湊，對(duì)于稠密圖，效率要高于執(zhí)行|V|次Dijkstra算法。時(shí)間復(fù)雜度O(n^3)。 考慮下列變形：如(I,j)∈E則dis[I,j]初始為1,else初始為0，這樣的Floyd算法最后的最短路徑矩陣即成為一個(gè)判斷I,j是否有通路的矩陣。更簡(jiǎn)單的，我們可以把dis設(shè)成boolean類型，則每次可以用“dis[I,j]:=dis[I,j]or(dis[I,k]and dis[k,j])”來代替算法描述中的藍(lán)色部分，可以更直觀地得到I,j的連通情況。
標(biāo)簽： Floyd-Warshall Shortest Pairs Paths
上傳時(shí)間： 2013-12-01
上傳用戶：dyctj
金蘋果進(jìn)銷存管理系統(tǒng)-是一個(gè)用C#.net編寫的非常使用而且功能強(qiáng)大的進(jìn)銷存的B/S系統(tǒng)
標(biāo)簽： net 進(jìn)銷 蘋果 管理系統(tǒng)
上傳時(shí)間： 2013-12-28
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利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過程中即可實(shí)現(xiàn)時(shí)序仿真）、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)。 本設(shè)計(jì)采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設(shè)計(jì)）實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)、下載和調(diào)試。 一、 功能說明 已完成功能 1. 完成秒／分／時(shí)的依次顯示并正確計(jì)數(shù)； 2. 秒／分／時(shí)各段個(gè)位滿10正確進(jìn)位，秒／分能做到滿60向前進(jìn)位； 3. 定時(shí)鬧鐘：實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)，又揚(yáng)聲器發(fā)出報(bào)時(shí)聲音； 4. 時(shí)間設(shè)置，也就是手動(dòng)調(diào)時(shí)功能：當(dāng)認(rèn)為時(shí)鐘不準(zhǔn)確時(shí)，可以分別對(duì)分／時(shí)鐘進(jìn)行調(diào)整； 5. 利用多余兩位數(shù)碼管完成秒表顯示：A、精度達(dá)10ms；B、可以清零；C、完成暫停 可以隨時(shí)記時(shí)、暫停后記錄數(shù)據(jù)。 待改進(jìn)功能： 1. 鬧鐘只是整點(diǎn)報(bào)時(shí)，不能手動(dòng)設(shè)置報(bào)時(shí)時(shí)間，遺憾之一； 2. 秒表不能向秒進(jìn)位，也就是最多只能記時(shí)100ms； 3. 秒表暫停記錄數(shù)據(jù)后不能在原有基礎(chǔ)上繼續(xù)計(jì)時(shí)，而是復(fù)位重新開始。 【注意】秒表為后來添加功能，所以有很多功能不成熟！
標(biāo)簽： CPLD VHDL 芯片 時(shí)鐘源
上傳時(shí)間： 2014-01-02
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電網(wǎng)月度（年度）檢修計(jì)劃圖示化智能分析 技術(shù)報(bào)告。系統(tǒng)設(shè)計(jì)了通過B/S模型IE瀏覽器登陸系統(tǒng)網(wǎng)站上報(bào)檢修計(jì)劃，二級(jí)單位主任直接通過網(wǎng)頁審批檢修計(jì)劃，實(shí)現(xiàn)了上報(bào)計(jì)劃流程的網(wǎng)絡(luò)化。
上傳時(shí)間： 2014-10-31
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實(shí)現(xiàn)N階線性方程組Ax=b逐次超松弛迭代法的通用程序
上傳時(shí)間： 2014-06-08
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// 移頻選頻原理 //Fvco=[(P*B)+A]*Frefin/R //P=32 //loop filter 100k----prescribe //R=12.8M/100K=128---Parameter1 //Fvco=頻點(diǎn)*2+170280 -1400 //B=Fvco/32-----------Parameter2 //A=Fvco-32*B
標(biāo)簽： 100 prescribe Frefin filter
上傳時(shí)間： 2013-12-26
上傳用戶：dancnc
32位除法器 被除數(shù)和除數(shù)均為16位整數(shù)，16位小數(shù) 商為32位整數(shù)，16位小數(shù) 余數(shù)為16位整數(shù)，16位小數(shù) Verilog HDL 代碼
上傳時(shí)間： 2014-02-19
上傳用戶：稀世之寶039
32位除法器的測(cè)試程序， 由隨機(jī)向量產(chǎn)生函數(shù)產(chǎn)生一組隨機(jī)數(shù) 來驗(yàn)證計(jì)算書否正確
上傳時(shí)間： 2013-12-12
上傳用戶：youmo81
B樹及其B+樹的實(shí)現(xiàn)代碼，支持模版（數(shù)據(jù)類型，M值）
上傳時(shí)間： 2016-02-22
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