01_靜態時序分析基本原理和時序分析模型
標簽： 靜態時序分析 時序分析 模型
上傳時間： 2013-11-17
上傳用戶：evil
在ISE中直接調用chipscope進行在線邏輯分析
標簽： chipscope ISE 邏輯分析
上傳時間： 2013-11-15
上傳用戶：thing20
使用Quartus II Timequest時序分析器約束分析設計
標簽： Timequest Quartus II 時序
上傳時間： 2013-11-12
上傳用戶：yy_cn
首先介紹了采用直接數字頻率合成（DDS）技術的正弦信號發生器的基本原理和采用FPGA實現DDS信號發生器的基本方法，然后結合DDS的原理分析了采用DDS方法實現的正弦信號發生器的優缺點，其中重點分析了幅度量化雜散產生的誤差及其原因，最后針對DDS原理上存在的幅度量化雜散，利用FPGA時鐘頻率可調的特點，重點提出了基于FPGA實現的DDS正弦信號發生器的兩種改進方法，經過MATLAB仿真驗證，改進方法較好的抑制了幅度量化雜散，減小了誤差。
標簽： FPGA DDS 雜散分析
上傳時間： 2013-10-09
上傳用戶：ssj927211
時序分析的好資料
標簽： 時序分析
上傳時間： 2013-11-07
上傳用戶：hustfanenze
信號完整性 分析 新手入門知識
標簽： 信號完整性 分
上傳時間： 2013-10-18
上傳用戶：wanqunsheng
電子發燒友網核心提示：Altera公司昨日宣布，在業界率先在28 nm FPGA器件上成功測試了復數高性能浮點數字信號處理（DSP）設計。獨立技術分析公司Berkeley設計技術有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發套件上簡單方便的高效實現Altera浮點DSP設計流程，同時驗證了要求較高的浮點DSP應用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設計流程經過規劃，能夠快速適應可參數賦值接口的設計更改，其工作環境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設計人員比傳統HDL設計更迅速的實現并驗證復數浮點算法。這一設計流程非常適合設計人員在應用中采用高性能 DSP，這些應用包括，雷達、無線基站、工業自動化、儀表和醫療圖像等。
標簽： Altera FPGA DSP 28
上傳時間： 2014-12-28
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設計工程師通常在FPGA上實現FIFO(先進先出寄存器)的時候，都會使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對性變差，某些情況下會變得不方便或者將增加硬件成本。此時，需要進行自行FIFO設計。本文提供了一種基于信元的FIFO設計方法以供設計者在適當的時候選用。這種方法也適合于不定長包的處理。
標簽： FPGA FIFO 信元 設計方法
上傳時間： 2014-01-13
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在分析和比較現有電力測溫技術的基礎上，從標簽的選用和讀卡器的設計兩方面介紹了一種新型的射頻監控系統的設計方案,重點介紹了系統在Window CE操作系統下的軟件功能的設計，并給出了系統軟件設計的整體流程圖。
標簽： RFID 電力 溫度監控系統 分
上傳時間： 2013-11-18
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基于Android智能操作系統開發平臺，以移動通信網為載體，利用短信方式和GPRS方式實現在系統客戶端信息采集與傳輸、進行數據分析處理等功能的物聯網無線測控系統。用戶通過Android設備終端，可以隨時隨地查看環境數據并進行實時檢測與控制，實現物聯網嵌入式的無線測控功能。
標簽： Android 物聯網 控制系統
上傳時間： 2013-10-23
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