術(shù)語和定義下列術(shù)語和定義適用于本標(biāo)準(zhǔn)。3.1 微波 Microwaves微波是電磁波按頻譜劃分的定義,是指波長從1m至0.1mm范圍內(nèi)的電磁波, 其相應(yīng)的頻率從0.3GHz至3000GHz。這段電磁頻譜包括分米波(頻率從0.3GHz至3GHz)\厘米波(頻率從3GHz至30GHz)\毫米波(頻率從30GHz至300GHz)和亞毫米波(頻率從300GHz至3000GHz,有些文獻(xiàn)中微波定義不含此段)四個(gè)波段（含上限，不含下限）。具有似光性、似聲性、穿透性、非電離性、信息性五大特點(diǎn)。3.2 射頻 RF(Radio Frequency)射頻是電磁波按應(yīng)用劃分的定義,專指具有一定波長可用于無線電通信的電磁波。頻率范圍定義比較混亂，資料中有30MHz至3GHz, 也有300MHz至40GHz,與微波有重疊;另有一種按頻譜劃分的定義, 是指波長從1兆m至1m范圍內(nèi)的電磁波, 其相應(yīng)的頻率從30Hz至300MHz；射頻（RF）與微波的頻率界限比較模糊，并且隨著器件技術(shù)和設(shè)計(jì)方法的進(jìn)步還有所變化。3.3 射頻 PCB 及其特點(diǎn)考慮PCB設(shè)計(jì)的特殊性,主要考慮PCB上傳輸線的電路模型。由于傳輸線采用集總參數(shù)電路模型和分布參數(shù)電路模型的分界線可認(rèn)為是l/λ≥0.05.(其中,l是幾何長度； λ是工作波長).在本規(guī)范中定義射頻鏈路指傳輸線結(jié)構(gòu)采用分布參數(shù)模型的模擬信號(hào)電路。PCB線長很少超過50cm,故最低考慮30MHz頻率的模擬信號(hào)即可；由于超過3G通常認(rèn)為是純微波,可以考慮倒此為止；考慮生產(chǎn)工藝元件間距可達(dá)0.5mm，最高頻率也可考慮定在30GHz，感覺意義不大。綜上所述，可以考慮射頻PCB可以定義為具有頻率在30MHz至6GHz范圍模擬信號(hào)的PCB，但具體采用集總還是分布參數(shù)模型可根據(jù)公式確定。由于基片的介電常數(shù)比較高，電磁波的傳播速度比較慢，因此，比在空氣中傳播的波長要短，根據(jù)微波原理，微帶線對(duì)介質(zhì)基片的要求：介質(zhì)損耗小，在所需頻率和溫度范圍內(nèi)，介電常數(shù)應(yīng)恒定不變，熱傳導(dǎo)率和表面光潔度要高，和導(dǎo)體要有良好的沾附性等。對(duì)構(gòu)成導(dǎo)體條帶的金屬材料要求：導(dǎo)電率高電阻溫度系數(shù)小，對(duì)基片要有良好的沾附性，易于焊接等。
標(biāo)簽：
射頻
rf
pcb
上傳時(shí)間：
2022-07-22
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ASIC對(duì)產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對(duì)較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢(shì)和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計(jì)的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類的專用類可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對(duì)性更強(qiáng)、設(shè)計(jì)更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯(cuò)碼進(jìn)化電路是一類ASR-FPGA電路的具體方法,具有一定的實(shí)用價(jià)值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計(jì)——求取實(shí)驗(yàn)用BCH碼的生成多項(xiàng)式和校驗(yàn)多項(xiàng)式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗(yàn)用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計(jì)基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯(cuò)碼電路的方法——建立可重構(gòu)糾錯(cuò)碼硬件電路算法并進(jìn)行實(shí)驗(yàn)驗(yàn)證;(4)在可重構(gòu)糾錯(cuò)碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗(yàn)證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過對(duì)循環(huán)BCH糾錯(cuò)碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元T;以T作為再劃分的基本單元,對(duì)FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過對(duì)T的控制端的不同配置來實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯(cuò)碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語言,通過轉(zhuǎn)換為相應(yīng)的VHDL語言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊.在實(shí)驗(yàn)方面,利用Xilinx FPGA開發(fā)系統(tǒng)中的VHDL語言和電路圖相結(jié)合的設(shè)計(jì)方法建立了循環(huán)糾錯(cuò)碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯(cuò)BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯(cuò)碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計(jì)的基本問題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計(jì)方法對(duì)實(shí)際的進(jìn)化硬件設(shè)計(jì)具有一定的實(shí)際指導(dǎo)意義,提出的基于專用類基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計(jì)也可提供一種借鑒.
標(biāo)簽：
FPGA
可重構(gòu)
通訊
糾錯(cuò)
上傳時(shí)間：
2013-07-01
上傳用戶：myworkpost
