介紹了差動(dòng)放大電路演變歷程，理論上分析了典型差動(dòng)放大的工作原理以及特性參數(shù)的計(jì)算公式：應(yīng)用虛擬實(shí)現(xiàn)技術(shù)一Pmteus軟件進(jìn)行了靜態(tài)特性、差模輸入信號(hào)、共模輸入信號(hào)的實(shí)驗(yàn)研究，并對(duì)實(shí)驗(yàn)現(xiàn)象進(jìn)行了分析。
標(biāo)簽： 虛擬實(shí)現(xiàn)技術(shù) 典型 中的應(yīng)用 差動(dòng)放大電路
上傳時(shí)間： 2013-11-14
上傳用戶：zukfu
使用ISE-TCAD二維器件仿真軟件,對(duì)SiCOI MESFET的電學(xué)特性進(jìn)行模擬分析。結(jié)果表明,通過調(diào)整器件結(jié)構(gòu)參數(shù),例如門極柵長、有源層摻雜濃度、有源區(qū)厚度等,對(duì)器件轉(zhuǎn)移特性、輸出特性有較大影響。
上傳時(shí)間： 2013-10-23
上傳用戶：PresidentHuang
為了提高音響設(shè)備的重放效果，通過對(duì)阻容元件的分析、研究，采用同一套音響設(shè)備、不同的阻容元件進(jìn)行比較測試，發(fā)現(xiàn)阻容元件對(duì)音響設(shè)備的影響不容小視，合理選擇阻容元件可提高音響設(shè)備的性能指標(biāo)和重放效果。
上傳時(shí)間： 2013-10-21
上傳用戶：bvdragon
給出了兩種應(yīng)用于兩級(jí)CMOS 運(yùn)算放大器的密勒補(bǔ)償技術(shù)的比較,用共源共柵密勒補(bǔ)償技術(shù)設(shè)計(jì)出的CMOS 運(yùn)放與直接密勒補(bǔ)償相比,具有更大的單位增益帶寬、更大的擺率和更小的信號(hào)建立時(shí)間等優(yōu)點(diǎn),還可以在達(dá)到相同補(bǔ)償效果的情況下極大地減小版圖尺寸. 通過電路級(jí)小信號(hào)等效電路的分析和仿真,對(duì)兩種補(bǔ)償技術(shù)進(jìn)行比較,結(jié)果驗(yàn)證了共源共柵密勒補(bǔ)償技術(shù)相對(duì)于直接密勒補(bǔ)償技術(shù)的優(yōu)越性.
標(biāo)簽： 共源共柵 運(yùn)放 補(bǔ)償 比較
上傳時(shí)間： 2013-10-14
上傳用戶：gengxiaochao
文章在分析電路噪聲、等效噪聲輸入帶寬和自動(dòng)增益控制原理的基礎(chǔ)上, 介紹了一種低頻接收機(jī)自動(dòng)增益控制電路的設(shè)計(jì)。
標(biāo)簽： 低頻接收機(jī) 自動(dòng)增益 控制電路 分
上傳時(shí)間： 2014-12-23
上傳用戶：shfanqiwei
設(shè)計(jì)一種壓控電壓源型二階有源低通濾波電路,并利用Multisim10仿真軟件對(duì)電路的頻率特性、特征參量等進(jìn)行了仿真分析,仿真結(jié)果與理論設(shè)計(jì)一致,為有源濾波器的電路設(shè)計(jì)提供了EDA手段和依據(jù)。
上傳時(shí)間： 2013-11-12
上傳用戶：名爵少年
以某高速實(shí)時(shí)頻譜儀為應(yīng)用背景，論述了5 Gsps采樣率的高速數(shù)據(jù)采集系統(tǒng)的構(gòu)成和設(shè)計(jì)要點(diǎn)，著重分析了采集系統(tǒng)的關(guān)鍵部分高速ADC（analog to digital，模數(shù)轉(zhuǎn)換器）的設(shè)計(jì)、系統(tǒng)采樣時(shí)鐘設(shè)計(jì)、模數(shù)混合信號(hào)完整性設(shè)計(jì)、電磁兼容性設(shè)計(jì)和基于總線和接口標(biāo)準(zhǔn)（PCI Express）的數(shù)據(jù)傳輸和處理軟件設(shè)計(jì)。在實(shí)現(xiàn)了系統(tǒng)硬件的基礎(chǔ)上，采用Xilinx公司ISE軟件的在線邏輯分析儀（ChipScope Pro）測試了ADC和采樣時(shí)鐘的性能，實(shí)測表明整體指標(biāo)達(dá)到設(shè)計(jì)要求。給出上位機(jī)對(duì)采集數(shù)據(jù)進(jìn)行處理的結(jié)果，表明系統(tǒng)實(shí)現(xiàn)了數(shù)據(jù)的實(shí)時(shí)采集存儲(chǔ)功能。
標(biāo)簽： Gsps 高速數(shù)據(jù) 采集系統(tǒng)
上傳時(shí)間： 2014-11-26
上傳用戶：黃蛋的蛋黃
使用時(shí)鐘PLL的源同步系統(tǒng)時(shí)序分析一）回顧源同步時(shí)序計(jì)算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數(shù)的意義：Etch Delay：與常說的飛行時(shí)間(Flight Time)意義相同，其值并不是從仿真直接得到，而是通過仿真結(jié)果的后處理得來。請(qǐng)看下面圖示：圖一為實(shí)際電路，激勵(lì)源從輸出端，經(jīng)過互連到達(dá)接收端，傳輸延時(shí)如圖示Rmin，Rmax，F(xiàn)min，F(xiàn)max。圖二為對(duì)應(yīng)輸出端的測試負(fù)載電路，測試負(fù)載延時(shí)如圖示Rising，F(xiàn)alling。通過這兩組值就可以計(jì)算得到Etch Delay 的最大和最小值。
標(biāo)簽： PLL 時(shí)鐘 同步系統(tǒng) 時(shí)序分析
上傳時(shí)間： 2013-11-05
上傳用戶：VRMMO
場效應(yīng)晶體管放大電路的動(dòng)態(tài)分析 共源組態(tài)基本放大電路的動(dòng)態(tài)分析 共漏組態(tài)基本放大電路的動(dòng)態(tài)分析
標(biāo)簽： 場效應(yīng)晶體管 動(dòng)態(tài)分析 放大電路
上傳時(shí)間： 2013-10-30
上傳用戶：dianxin61
非線性電路的分析方法 2.1 概述 2.2 非線性電路分析法 2.3 模擬乘法器
上傳時(shí)間： 2014-01-07
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