使用時鐘PLL的源同步系統(tǒng)時序分析一）回顧源同步時序計(jì)算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解釋以上公式中各參數(shù)的意義：Etch Delay：與常說的飛行時間(Flight Time)意義相同，其值并不是從仿真直接得到，而是通過仿真結(jié)果的后處理得來。請看下面圖示：圖一為實(shí)際電路，激勵源從輸出端，經(jīng)過互連到達(dá)接收端，傳輸延時如圖示Rmin，Rmax，F(xiàn)min，F(xiàn)max。圖二為對應(yīng)輸出端的測試負(fù)載電路，測試負(fù)載延時如圖示Rising，F(xiàn)alling。通過這兩組值就可以計(jì)算得到Etch Delay 的最大和最小值。
