隨著電力電子技術(shù)的發(fā)展,高速永磁無刷直流電機應用前景越來越廣闊,有較大的研究價值,對其電磁性能進行準確的分析和設計具有重要的經(jīng)濟價值和理論意義。本文主要是圍繞著永磁無刷直流電機,尤其是高速永磁電機的磁路、電路性能的分析、鐵耗和溫升的計算、優(yōu)化設計、控制系統(tǒng)和樣機制造和實驗等做了大量的工作: 對電機的磁路進行分析設計:從磁路結(jié)構(gòu)入手,分析了定子鐵芯、轉(zhuǎn)子鐵芯和永磁體的各種結(jié)構(gòu)優(yōu)劣及其選型、選材的根據(jù);講述了場路結(jié)合的分析計算方法;給出了極數(shù)、槽數(shù)、繞組、轉(zhuǎn)子參數(shù)、定子參數(shù)和軸承的參數(shù)確定方法。 對永磁無刷直流電機的電路進行分析:從電機磁場分析入手,根據(jù)齒磁通分析計算了電樞繞組的感應電動勢;根據(jù)此電動勢的波形,推導了三相六狀態(tài)控制時,電動勢的電路計算模型,重點推導了電動勢平頂寬度小于120度電角度時的電路模型,指出換相前電流波形出現(xiàn)尖峰脈沖的原因,該模型考慮了電感對高速電機性能的影響;給出了基于能量攝動法計算繞組電感的方法。 高速永磁無刷直流電機內(nèi)的損耗尤其是鐵耗較大,根據(jù)經(jīng)驗系數(shù)來計算鐵耗的傳統(tǒng)方法已顯得力不從心,如何準確計算高速永磁無刷直流電機內(nèi)的鐵耗是困擾電機工作者的一個難題,本文根據(jù)Bertotti鐵耗分立計算模型,進一步推導了考慮電機內(nèi)旋轉(zhuǎn)磁化對鐵耗的影響的鐵耗計算模型,其各項損耗系數(shù)是由鐵芯材料在交變磁化條件下的損耗數(shù)據(jù)通過回歸計算得到。通過實際電機的計算和實驗測試,表明此計算模型有較高的準確度。隨著電機內(nèi)損耗的增大,溫升也是一個重要問題,為了了解電機內(nèi)的溫度分部,防止局部過熱,本文建立了基于熱網(wǎng)絡法永磁無刷直流電機的溫升計算模型,并對電機進行了溫升計算,計算結(jié)果和實際測量基本一致。 本文確立了永磁無刷直流電機的電磁計算方法,建立了優(yōu)化設計的數(shù)學模型,編制了程序,用遺傳算法成功地對高速永磁無刷直流電機的效率進行了優(yōu)化,給出了優(yōu)化算例,并做出樣機,通過對優(yōu)化前后的方案做出樣機并進行比較實驗,優(yōu)化后測量損耗有了較大的減小。 對永磁無刷直流電機控制系統(tǒng)中的幾個關(guān)鍵問題進行了研究:位置檢測技術(shù)、三相逆變電路中的功率管壓降和控制系統(tǒng)換相角問題,它們都對電機的性能有很大的影響。本文著重分析了霍爾位置傳感器原理、選型及在電機中的安裝應用;功率管壓降對起動電流、功率的影響問題;控制系統(tǒng)提前或滯后換相對電機電流,輸出性能的影響,提出適當提前換相有利于電機出力。 做出永磁無刷直流電機樣機并進行實驗研究,主要包括高速永磁無刷直流電機、內(nèi)置式永磁無刷直流電機、高壓永磁無刷直流電機的設計、性能分析、樣機制作、實驗分析等。建構(gòu)了對樣機進行發(fā)電機測試、電動機測試、損耗測量的實驗平臺,通過在測試時使用假轉(zhuǎn)子的方法成功分離出了電機鐵耗和機械損耗,實驗測量結(jié)果和計算結(jié)果基本一致。 總之,通過對永磁無刷直流電機的磁路、電路及性能特性的分析研究,建立了一套永磁無刷直流電機的設計理論和分析方法,并通過樣機的制造和實驗,進一步的驗證了這些理論和方法的準確性,這對永磁無刷直流電機的設計和應用有很好的參考價值。
上傳時間: 2013-04-24
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高速電機由于轉(zhuǎn)速高、體積小、功率密度高,在渦輪發(fā)電機、渦輪增壓器、高速加工中心、飛輪儲能、電動工具、空氣壓縮機、分子泵等許多領域得到了廣泛的應用。永磁無刷直流電機由于效率高、氣隙大、轉(zhuǎn)子結(jié)構(gòu)簡單,因此特別適合高速運行。高速永磁無刷直流電機是目前國內(nèi)外研究的熱點,其主要問題在于:(1)轉(zhuǎn)子機械強度和轉(zhuǎn)子動力學;(2)轉(zhuǎn)子損耗和溫升。本文針對高速永磁無刷直流電機主要問題之一的轉(zhuǎn)子渦流損耗進行了深入分析。轉(zhuǎn)子渦流損耗是由定子電流的時間和空間諧波以及定子槽開口引起的氣隙磁導變化所產(chǎn)生的。首先通過優(yōu)化定子結(jié)構(gòu)、槽開口和氣隙長度的大小來降低電流空間諧波和氣隙磁導變化所產(chǎn)生的轉(zhuǎn)子渦流損耗;通過合理地增加繞組電感以及采用銅屏蔽環(huán)的方法來減小電流時間諧波引起的轉(zhuǎn)子渦流損耗。其次對轉(zhuǎn)子充磁方式和轉(zhuǎn)子動力學進行了分析。最后制作了高速永磁無刷直流電機樣機和控制系統(tǒng),進行了空載和負載實驗研究。論文主要工作包括: 一、采用解析計算和有限元仿真的方法研究了不同的定子結(jié)構(gòu)、槽開口大小、以及氣隙長度對高速永磁無刷直流電機轉(zhuǎn)子渦流損耗的影響。對于2極3槽集中繞組、2極6槽分布疊繞組和2極6槽集中繞組的三臺電機的定子結(jié)構(gòu)進行了對比,利用傅里葉變換,得到了分布于定子槽開口處的等效電流片的空間諧波分量,然后采用計及轉(zhuǎn)子集膚深度和渦流磁場影響的解析模型計算了轉(zhuǎn)子渦流損耗,通過有限元仿真對解析計算結(jié)果加以驗證。結(jié)果表明:3槽集中繞組結(jié)構(gòu)的電機中含有2次、4次等偶數(shù)次空間諧波分量,該諧波分量在轉(zhuǎn)子中產(chǎn)生大量的渦流損耗。采用有限元仿真的方法研究了槽開口和氣隙長度對轉(zhuǎn)子渦流損耗的影響,在空載和負載狀態(tài)下的研究結(jié)果均表明:隨著槽開口的增加或者氣隙長度的減小,轉(zhuǎn)子損耗隨之增加。因此從減小高速永磁無刷電機轉(zhuǎn)子渦流損耗的角度考慮,2極6槽的定子結(jié)構(gòu)優(yōu)于2極3槽結(jié)構(gòu)。 二、高速永磁無刷直流電機額定運行時的電流波形中含有大量的時間諧波分量,其中5次和7次時間諧波分量合成的電樞磁場以6倍轉(zhuǎn)子角速度相對轉(zhuǎn)子旋轉(zhuǎn),11次和13次時間諧波分量合成的電樞磁場以12倍轉(zhuǎn)子角速度相對轉(zhuǎn)子旋轉(zhuǎn),這些諧波分量與轉(zhuǎn)子異步,在轉(zhuǎn)子保護環(huán)、永磁體和轉(zhuǎn)軸中產(chǎn)生大量的渦流損耗,是轉(zhuǎn)子渦流損耗的主要部分。首先研究了永磁體分塊對轉(zhuǎn)子渦流損耗的影響,分析表明:永磁體的分塊數(shù)和透入深度有關(guān),對于本文設計的高速永磁無刷直流電機,當永磁體分塊數(shù)大于12時,永磁體分塊才能有效地減小永磁體中的渦流損耗;反之,永磁體分塊會使永磁體中的渦流損耗增加。為了提高轉(zhuǎn)子的機械強度,在永磁體表面通常包裹一層高強度的非磁性材料如鈦合金或者碳素纖維等。分析了不同電導率的包裹材料對轉(zhuǎn)子渦流損耗的影響。然后利用渦流磁場的屏蔽作用,在轉(zhuǎn)子保護環(huán)和永磁體之間增加一層電導率高的銅環(huán)。有限元分析表明:盡管銅環(huán)中會產(chǎn)生渦流損耗,但正是由于銅環(huán)良好的導電性,其產(chǎn)生的渦流磁場抵消了氣隙磁場的諧波分量,使永磁體、轉(zhuǎn)軸以及保護環(huán)中的損耗顯著下降,整體上降低了轉(zhuǎn)子渦流損耗。分析了不同的銅環(huán)厚度對轉(zhuǎn)子渦流損耗的影響,研究表明轉(zhuǎn)子各部分的渦流損耗隨著銅屏蔽環(huán)厚度的增加而減小,當銅環(huán)的厚度達到6次時間諧波的透入深度時,轉(zhuǎn)子損耗減小到最小。 三、對于給定的電機尺寸,設計了兩臺電感值不同的高速永磁無刷直流電機,通過研究表明:電感越大,電流變化越平緩,電流的諧波分量越低,轉(zhuǎn)子渦流損耗越小,因此通過合理地增加繞組電感能有效的降低轉(zhuǎn)子渦流損耗。 四、研究了高速永磁無刷直流電機的電磁設計和轉(zhuǎn)子動力學問題。對比分析了平行充磁和徑向充磁對高速永磁無刷直流電機性能的影響,結(jié)果表明:平行充磁優(yōu)于徑向充磁。設計并制作了兩種不同結(jié)構(gòu)的轉(zhuǎn)子:單端式軸承支撐結(jié)構(gòu)和兩端式軸承支撐結(jié)構(gòu)。對兩種結(jié)構(gòu)進行了轉(zhuǎn)子動力學分析,實驗研究表明:由于轉(zhuǎn)子設計不合理,單端式軸承支撐結(jié)構(gòu)的轉(zhuǎn)子轉(zhuǎn)速達到40,000rpm以上時,保護環(huán)和定子齒部發(fā)生了摩擦,破壞了轉(zhuǎn)子動平衡,導致電機運行失敗,而兩端式軸承支撐結(jié)構(gòu)的轉(zhuǎn)子成功運行到100,000rpm以上。 五、最后制作了平行充磁的高速永磁無刷直流電機樣機和控制系統(tǒng),進行了空載和負載實驗研究。對比研究了PWM電流調(diào)制和銅屏蔽環(huán)對轉(zhuǎn)子損耗的影響,研究表明:銅屏蔽環(huán)能有效的降低轉(zhuǎn)子渦流損耗,使轉(zhuǎn)子損耗減小到不加銅屏蔽環(huán)時的1/2;斬波控制會引入高頻電流諧波分量,使得轉(zhuǎn)子渦流損耗增加。通過計算繞組反電勢系數(shù)的方法,得到了不同控制方式下帶銅屏蔽環(huán)和不帶銅屏蔽環(huán)轉(zhuǎn)子永磁體溫度。采用簡化的暫態(tài)溫度場有限元模型分析了轉(zhuǎn)子溫升,有限元分析和實驗計算結(jié)果基本吻合,驗證了銅屏蔽環(huán)的有效性。
標簽: 無刷直流 電機轉(zhuǎn)子 渦流損耗
上傳時間: 2013-05-18
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近年來,以電池作為電源的微電子產(chǎn)品得到廣泛使用,因而迫切要求采用低電源電壓的模擬電路來降低功耗。目前低電壓、低功耗的模擬電路設計技術(shù)正成為微電子行業(yè)研究的熱點之一。 在模擬集成電路中,運算放大器是最基本的電路,所以設計低電壓、低功耗的運算放大器非常必要。在實現(xiàn)低電壓、低功耗設計的過程中,必須考慮電路的主要性能指標。由于電源電壓的降低會影響電路的性能,所以只實現(xiàn)低壓、低功耗的目標而不實現(xiàn)優(yōu)良的性能(如高速)是不大妥當?shù)摹?論文對國內(nèi)外的低電壓、低功耗模擬電路的設計方法做了廣泛的調(diào)查研究,分析了這些方法的工作原理和各自的優(yōu)缺點,在吸收這些成果的基礎上設計了一個3.3 V低功耗、高速、軌對軌的CMOS/BiCMOS運算放大器。在設計輸入級時,選擇了兩級直接共源一共柵輸入級結(jié)構(gòu);為穩(wěn)定運放輸出共模電壓,設計了共模負反饋電路,并進行了共?;芈费a償;在偏置電路設計中,電流鏡負載并不采用傳統(tǒng)的標準共源-共柵結(jié)構(gòu),而是采用適合在低壓工況下的低壓、寬擺幅共源-共柵結(jié)構(gòu);為了提高效率,在設計時采用了推挽共源極放大器作為輸出級,輸出電壓擺幅基本上達到了軌對軌;并采用帶有調(diào)零電阻的密勒補償技術(shù)對運放進行頻率補償。 采用標準的上華科技CSMC 0.6μpm CMOS工藝參數(shù),對整個運放電路進行了設計,并通過了HSPICE軟件進行了仿真。結(jié)果表明,當接有5 pF負載電容和20 kΩ負載電阻時,所設計的CMOS運放的靜態(tài)功耗只有9.6 mW,時延為16.8ns,開環(huán)增益、單位增益帶寬和相位裕度分別達到82.78 dB,52.8 MHz和76°,而所設計的BiCMOS運放的靜態(tài)功耗達到10.2 mW,時延為12.7 ns,開環(huán)增益、單位增益帶寬和相位裕度分別為83.3 dB、75 MHz以及63°,各項技術(shù)指標都達到了設計要求。
標簽: CMOSBiCMOS 低壓 低功耗
上傳時間: 2013-06-29
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高速電路設計實踐,主要是相對硬件線路設計
上傳時間: 2013-04-24
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隨著科學技術(shù)的快速發(fā)展和數(shù)據(jù)采集系統(tǒng)的廣泛應用,人們對數(shù)據(jù)采集系統(tǒng)的速度、精度、易操作性以及實時性的要求也在不斷地提高。通用串行總線USB作為一種新型的微機總線接口規(guī)范,以其使用方便、易于擴展、速度快等優(yōu)點而被廣泛地應用于數(shù)據(jù)采集系統(tǒng)中?,F(xiàn)場可編程門陣列最大的特點是結(jié)構(gòu)靈活,開發(fā)周期較短,適合于實時信號處理,已被廣泛應用于通信、數(shù)據(jù)采集、圖像處理等諸多領域。 @@ 本文充分利用USB和FPGA的上述優(yōu)點,設計了一種基于USB2.0技術(shù)和FPGA技術(shù)相結(jié)合的高速數(shù)據(jù)采集系統(tǒng)。 @@ 首先,對數(shù)據(jù)采集基本理論及系統(tǒng)相關(guān)技術(shù)進行了簡單地介紹。 @@ 其次,對以ADC轉(zhuǎn)換器(TLC5510)、FPGA芯片(EP1C6Q240C8)為控制器和USB接口芯片(CY7C68013A-56,簡稱FX2)為主的數(shù)據(jù)采集系統(tǒng)進行了硬件設計和分析,并在此設計的基礎上給出相應的原理圖、PCB。硬件設計主要包括FPGA與ADC和FX2之間的接口電路設計以及硬件邏輯設計。 @@ 再次,根據(jù)系統(tǒng)需求,對系統(tǒng)軟件部分進行了設計,分三部分:一是為滿足FX2在USB上的最大傳輸速率而編寫的固件程序;二是在PC機中的WindowsXP系統(tǒng)下利用GPD編寫USB設備驅(qū)動程序;三是充分了解FX2的主要功能特點,并編寫出應用程序。 @@ 最后,對系統(tǒng)的軟硬件進行了調(diào)試,給出了調(diào)試結(jié)果和分析,對出現(xiàn)的問題給出了解決方案。結(jié)果表明,系統(tǒng)符合設計要求。 @@關(guān)鍵詞:USB2.0;FPGA;SOPC;數(shù)據(jù)采集;固件;
上傳時間: 2013-06-21
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矩陣運算是描述許多工程問題中不可缺少的數(shù)學關(guān)系,矩陣運算具有執(zhí)行效率好、速度快、集成度高等優(yōu)點,并且隨著動態(tài)可配置技術(shù)的發(fā)展,靈活性也有了很大的提高。因此,尋找矩陣運算的高速實現(xiàn)方法是具有很大的現(xiàn)實意義,能夠為高速運算應用提供技術(shù)支持。 為了提高研究成果的實用性與商用性,本文主要針對某種體積小、運算速度和性能要求很高的特殊場合設計并實現(xiàn)基于FPGA的矩陣運算功能。通過系統(tǒng)地研究FPGA功能結(jié)構(gòu)、設計原理、DSP接口、IEEE-754標準,深入學習浮點數(shù)及矩陣的基礎運算以及硬件編程語言等內(nèi)容,根據(jù)矩陣運算的特點和原理,討論了硬件設計方面重點對具體核心器件結(jié)構(gòu)、特點以及有關(guān)FPGA的設計流程和控制器Verilog HDL硬件編程語言代碼方面內(nèi)容,確定了基于FPGA浮點運算及矩陣運算單元的Verilog HDL設計方法,在Quartus II平臺上對其仿真、記錄運算結(jié)果,并對采集到的數(shù)據(jù)結(jié)果進行了深入分析與總結(jié)。 本設計通過幾種矩陣算法利用FPGA和MATLAB分別進行了實現(xiàn)測試,驗證了設計結(jié)果的正確性,證明了本設計中矩陣運算速率的實用性與高效性,提高了系統(tǒng)資源利用率和系統(tǒng)可靠性,為今后在工程、軍事、通訊等生產(chǎn)生活各個領域應用打下良好基礎。
上傳時間: 2013-07-07
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隨著信息時代的到來,用戶對數(shù)據(jù)保護和傳輸可靠性的要求也在不斷提高。由于信道衰落,信號經(jīng)信道傳輸后,到達接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術(shù)來檢測和糾正由信道失真引起的信息傳輸錯誤。RS(Reed—Solomon)碼是差錯控制領域中一類重要的線性分組碼,由于它編解碼結(jié)構(gòu)相對固定,性能強,不但可以糾正隨機差錯,而且對突發(fā)錯誤的糾錯能力也很強,被廣泛應用在數(shù)字通信、數(shù)據(jù)存儲系統(tǒng)中,以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義,而且具有相當大的經(jīng)濟價值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎理論知識,重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行,接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu),本文提出了一種八倍并行編碼及九倍并行解碼方案,并用Verilog HDL語言實現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進行八倍并行擴展,譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現(xiàn)的脈動關(guān)鍵方程求解結(jié)構(gòu),其他模塊均采用九倍并行實現(xiàn)。由于進行了超前運算、流水線及并行處理,使編解碼的數(shù)據(jù)吞吐量大為提高,同時延時更小。 本論文設計了C++仿真平臺,并與HDL代碼結(jié)果進行了對比驗證。Verilog HDL代碼經(jīng)過modelsim仿真驗證,并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態(tài)時序分析,綜合軟件為QUATURSⅡ V8.0。驗證及測試表明,本設計在滿足編解碼基本功能的基礎上,能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時傳輸,達到性能指標要求。本論文在基于FPGA的RS(255,223)編解碼器的高速并行實現(xiàn)方面的研究成果,具有通用性、可移植性,有一定的理論及經(jīng)濟價值。
上傳時間: 2013-04-24
上傳用戶:思琦琦
隨著現(xiàn)代DSP、FPGA等數(shù)字芯片的信號處理能力不斷提高,基于軟件無線電技術(shù)的現(xiàn)代通信與信息處理系統(tǒng)也得到了更為廣泛的應用。軟件無線電的基本思想是以一個通用、標準、模塊化的硬件系統(tǒng)作為其應用平臺,把盡可能多的無線及個人通信和信號處理的功能用軟件來實現(xiàn),從而將無線通信新系統(tǒng)、新產(chǎn)品的開發(fā)逐步轉(zhuǎn)移到軟件上來。另一方面,現(xiàn)代信號處理系統(tǒng)對數(shù)據(jù)的處理速度、處理精度和動態(tài)范圍的要求也越來越高,需要每秒完成幾千萬到幾百億次運算。因此研制具備高速實時信號處理能力的通用硬件平臺越來越受到業(yè)界的重視。 @@ 目前的高速實時信號處理系統(tǒng)一般均采用DSP+FPGA的架構(gòu),其中DSP主要負責完成系統(tǒng)通信和基帶信號處理算法,而FPGA主要完成信號預處理等前端算法,并提供系統(tǒng)常用的各種外部接口邏輯。本文的主要工作就在于完成通用型高速實時信號處理系統(tǒng)的FPGA軟件設計。 @@ 本文提出了一種基于多DSP與FPGA的通用高速實時信號處理系統(tǒng)的架構(gòu)。綜合考慮各方面因素,作者選擇使用兩片ADSP-TS201浮點DSP以混合耦合模型構(gòu)成系統(tǒng)信號處理核心;以Xilinx公司最新的高性能FPGA Virtex-5系列的XC5VLX50T提供系統(tǒng)所需的各種接口,包括與ADSP-TS201的高速Linkport接口以及SPI、UART、SPORT等常用外設接口。此外,作者還選擇了ADSP-BF533定點DSP加入系統(tǒng)當中以擴展系統(tǒng)音視頻信號處理能力,體現(xiàn)系統(tǒng)的通用性。 @@ 基于FPGA的嵌入式系統(tǒng)設計正逐漸成為現(xiàn)代FPGA應用的一個熱點。結(jié)合課題需要,作者以Xilinx公司的MicroBlze軟核處理器為核心在Virtex-5片內(nèi)設計了一個嵌入式系統(tǒng),完成了對CF卡、DDR2 SDRAM存儲器的讀寫控制,并利用片內(nèi)集成的三態(tài)以太網(wǎng)MAC硬核模塊,實現(xiàn)了系統(tǒng)與上位PC機之間的以太網(wǎng)通信鏈路。此外,為擴展系統(tǒng)功能,適應未來可能的軟件升級,進一步提高系統(tǒng)的通用性,還將嵌入式實時操作系統(tǒng)μC/OS-II移植到MicroBlaze處理器上。 @@ 最后,作者介紹了基于Xilinx RocketIO GTP收發(fā)器的高速串行傳輸設計的關(guān)鍵技術(shù)和基本的設計方法,充分體現(xiàn)了目前高速實時信號處理系統(tǒng)的發(fā)展要求和趨勢。 @@關(guān)鍵詞:高速實時信號處理;FPGA;Virtex-5;嵌入式系統(tǒng);MicroBlaze
標簽: FPGA 實時信號 處理系統(tǒng)
上傳時間: 2013-05-17
上傳用戶:wangchong
現(xiàn)代社會信息量爆炸式增長,由于網(wǎng)絡、多媒體等新技術(shù)的發(fā)展,用戶對帶寬和速度的需求快速增加。并行傳輸技術(shù)由于時鐘抖動和偏移,以及PCB布線的困難,使得傳輸速率的進一步提升面臨設計的極限;而高速串行通信技術(shù)憑借其帶寬大、抗干擾性強和接口簡單等優(yōu)勢,正迅速取代傳統(tǒng)的并行技術(shù),成為業(yè)界的主流。 本論文針對目前比較流行并且有很大發(fā)展?jié)摿Φ膬煞N高速串行接口電路——高速鏈路口和Rocket I/O進行研究,并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺進行仿真設計。本論文的主要工作是以某低成本相控陣雷達信號處理機為設計平臺,在其中的一塊信號處理板上,進行了基于LVDS(Low VoltageDifferential Signal)技術(shù)的高速LinkPort(鏈路口)設計和基于CML(Current ModeLogic)技術(shù)的Rocket I/O高速串行接口設計。首先在FPGA的軟件中進行程序設計和功能、時序的仿真,當仿真驗證通過之后,重點是在硬件平臺上進行調(diào)試。硬件調(diào)試驗證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接,進行數(shù)據(jù)的互相傳送,接收和發(fā)送的數(shù)據(jù)相同,證明了高速鏈路口設計的正確性。并且在硬件調(diào)試時對Rocket IO GTP收發(fā)器進行回環(huán)設計,經(jīng)過回環(huán)之后接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)相同,證明了Rocket I/O高速串行接口設計的正確性。
上傳時間: 2013-04-24
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高速大容量數(shù)據(jù)采集存儲技術(shù)在通信、航天、氣象、雷達等多個領域中擁有著廣泛應用。各領域科技與信息技術(shù)不斷發(fā)展,對數(shù)據(jù)的采集和傳輸速率要求越來越高,對數(shù)據(jù)存儲的速度和容量要求也越來越高。高速數(shù)據(jù)存儲主要包括存儲介質(zhì)選取、存儲器控制、數(shù)據(jù)存儲和總線應用等,如何實時、高速、連續(xù)大量地采集存儲數(shù)據(jù)是一個關(guān)鍵性問題。 本文設計了一種基于FPGA控制的高速數(shù)據(jù)采集存儲系統(tǒng)。該系統(tǒng)選用符合ATA-6規(guī)范的IDE硬盤作為數(shù)據(jù)存儲介質(zhì),采用RAID0配置的磁盤陣列形式,并配合板載的128MB內(nèi)存實現(xiàn)對數(shù)據(jù)的高速大容量穩(wěn)定存儲。 該磁盤陣列同時管理五個IDE硬盤,平均數(shù)據(jù)流達到250MB/s,峰值傳輸速率達到500MB/s,也可以擴展更多硬盤構(gòu)成大容量的磁盤陣列。系統(tǒng)采用PCI-9054橋芯片與計算機連接,可同時存儲四路AD數(shù)據(jù),可以通過人機交互界面實時監(jiān)控數(shù)據(jù)采集情況,在計算機上實現(xiàn)整個磁盤陣列的實時控制。
標簽: FPGA 高速數(shù)據(jù) 采集
上傳時間: 2013-06-14
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