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高速實時數(shù)

基于FPGA的RS255，223編解碼器的高速并行實現(xiàn).rar

隨著信息時代的到來，用戶對數(shù)據(jù)保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經信道傳輸后，到達接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領域中一類重要的線性分組碼，由于它編解碼結構相對固定，性能強，不但可以糾正隨機差錯，而且對突發(fā)錯誤的糾錯能力也很強，被廣泛應用在數(shù)字通信、數(shù)據(jù)存儲系統(tǒng)中，以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經濟價值。本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關理論。基于RS碼傳統(tǒng)的單倍結構，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現(xiàn)的脈動關鍵方程求解結構，其他模塊均采用九倍并行實現(xiàn)。由于進行了超前運算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時延時更小。本論文設計了C++仿真平臺，并與HDL代碼結果進行了對比驗證。Verilog HDL代碼經過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態(tài)時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠實現(xiàn)數(shù)據(jù)的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經濟價值。

標簽： FPGA 255 223

上傳時間： 2013-04-24

上傳用戶：思琦琦
高速實時信號處理系統(tǒng)的FPGA軟件設計與實現(xiàn).rar

隨著現(xiàn)代DSP、FPGA等數(shù)字芯片的信號處理能力不斷提高，基于軟件無線電技術的現(xiàn)代通信與信息處理系統(tǒng)也得到了更為廣泛的應用。軟件無線電的基本思想是以一個通用、標準、模塊化的硬件系統(tǒng)作為其應用平臺，把盡可能多的無線及個人通信和信號處理的功能用軟件來實現(xiàn)，從而將無線通信新系統(tǒng)、新產品的開發(fā)逐步轉移到軟件上來。另一方面，現(xiàn)代信號處理系統(tǒng)對數(shù)據(jù)的處理速度、處理精度和動態(tài)范圍的要求也越來越高，需要每秒完成幾千萬到幾百億次運算。因此研制具備高速實時信號處理能力的通用硬件平臺越來越受到業(yè)界的重視。 @@ 目前的高速實時信號處理系統(tǒng)一般均采用DSP+FPGA的架構，其中DSP主要負責完成系統(tǒng)通信和基帶信號處理算法，而FPGA主要完成信號預處理等前端算法，并提供系統(tǒng)常用的各種外部接口邏輯。本文的主要工作就在于完成通用型高速實時信號處理系統(tǒng)的FPGA軟件設計。 @@ 本文提出了一種基于多DSP與FPGA的通用高速實時信號處理系統(tǒng)的架構。綜合考慮各方面因素，作者選擇使用兩片ADSP-TS201浮點DSP以混合耦合模型構成系統(tǒng)信號處理核心；以Xilinx公司最新的高性能FPGA Virtex-5系列的XC5VLX50T提供系統(tǒng)所需的各種接口，包括與ADSP-TS201的高速Linkport接口以及SPI、UART、SPORT等常用外設接口。此外，作者還選擇了ADSP-BF533定點DSP加入系統(tǒng)當中以擴展系統(tǒng)音視頻信號處理能力，體現(xiàn)系統(tǒng)的通用性。 @@ 基于FPGA的嵌入式系統(tǒng)設計正逐漸成為現(xiàn)代FPGA應用的一個熱點。結合課題需要，作者以Xilinx公司的MicroBlze軟核處理器為核心在Virtex-5片內設計了一個嵌入式系統(tǒng)，完成了對CF卡、DDR2 SDRAM存儲器的讀寫控制，并利用片內集成的三態(tài)以太網MAC硬核模塊，實現(xiàn)了系統(tǒng)與上位PC機之間的以太網通信鏈路。此外，為擴展系統(tǒng)功能，適應未來可能的軟件升級，進一步提高系統(tǒng)的通用性，還將嵌入式實時操作系統(tǒng)μC/OS-II移植到MicroBlaze處理器上。 @@ 最后，作者介紹了基于Xilinx RocketIO GTP收發(fā)器的高速串行傳輸設計的關鍵技術和基本的設計方法，充分體現(xiàn)了目前高速實時信號處理系統(tǒng)的發(fā)展要求和趨勢。 @@關鍵詞：高速實時信號處理；FPGA；Virtex-5；嵌入式系統(tǒng)；MicroBlaze

標簽： FPGA 實時信號處理系統(tǒng)

上傳時間： 2013-05-17

上傳用戶：wangchong
基于FPGA的高速串行接口模塊仿真設計.rar

現(xiàn)代社會信息量爆炸式增長，由于網絡、多媒體等新技術的發(fā)展，用戶對帶寬和速度的需求快速增加。并行傳輸技術由于時鐘抖動和偏移，以及PCB布線的困難，使得傳輸速率的進一步提升面臨設計的極限；而高速串行通信技術憑借其帶寬大、抗干擾性強和接口簡單等優(yōu)勢，正迅速取代傳統(tǒng)的并行技術，成為業(yè)界的主流。本論文針對目前比較流行并且有很大發(fā)展?jié)摿Φ膬煞N高速串行接口電路——高速鏈路口和Rocket I/O進行研究，并以Xilinx公司最新款的Virtex-5 FPGA為研究平臺進行仿真設計。本論文的主要工作是以某低成本相控陣雷達信號處理機為設計平臺，在其中的一塊信號處理板上，進行了基于LVDS(Low VoltageDifferential Signal)技術的高速LinkPort(鏈路口)設計和基于CML(Current ModeLogic)技術的Rocket I/O高速串行接口設計。首先在FPGA的軟件中進行程序設計和功能、時序的仿真，當仿真驗證通過之后，重點是在硬件平臺上進行調試。硬件調試驗證的方法是將DSP TS201的鏈路口功能與在FPGA中的模擬高速鏈路口相連接，進行數(shù)據(jù)的互相傳送，接收和發(fā)送的數(shù)據(jù)相同，證明了高速鏈路口設計的正確性。并且在硬件調試時對Rocket IO GTP收發(fā)器進行回環(huán)設計，經過回環(huán)之后接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)相同，證明了Rocket I/O高速串行接口設計的正確性。

標簽： FPGA 高速串行接口模塊

上傳時間： 2013-04-24

上傳用戶：戀天使569
基于FPGA的高速數(shù)據(jù)采集存儲系統(tǒng)設計.rar

高速大容量數(shù)據(jù)采集存儲技術在通信、航天、氣象、雷達等多個領域中擁有著廣泛應用。各領域科技與信息技術不斷發(fā)展，對數(shù)據(jù)的采集和傳輸速率要求越來越高，對數(shù)據(jù)存儲的速度和容量要求也越來越高。高速數(shù)據(jù)存儲主要包括存儲介質選取、存儲器控制、數(shù)據(jù)存儲和總線應用等，如何實時、高速、連續(xù)大量地采集存儲數(shù)據(jù)是一個關鍵性問題。本文設計了一種基于FPGA控制的高速數(shù)據(jù)采集存儲系統(tǒng)。該系統(tǒng)選用符合ATA-6規(guī)范的IDE硬盤作為數(shù)據(jù)存儲介質，采用RAID0配置的磁盤陣列形式，并配合板載的128MB內存實現(xiàn)對數(shù)據(jù)的高速大容量穩(wěn)定存儲。該磁盤陣列同時管理五個IDE硬盤，平均數(shù)據(jù)流達到250MB/s，峰值傳輸速率達到500MB/s，也可以擴展更多硬盤構成大容量的磁盤陣列。系統(tǒng)采用PCI-9054橋芯片與計算機連接，可同時存儲四路AD數(shù)據(jù)，可以通過人機交互界面實時監(jiān)控數(shù)據(jù)采集情況，在計算機上實現(xiàn)整個磁盤陣列的實時控制。

標簽： FPGA 高速數(shù)據(jù) 采集

上傳時間： 2013-06-14

上傳用戶：2404
基于FPGA的高速FIR數(shù)字濾波器設計.rar

本論文設計了一種基于FPGA的高速FIR數(shù)字濾波器,濾波器實現(xiàn)低通濾波,截止頻率為1MHz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數(shù)據(jù)為8位二進制,采樣頻率為10MHz。論文首先簡要介紹了數(shù)字濾波器的基本原理和線性FIR數(shù)字濾波器的性質、結構,根據(jù)濾波器的性能要求選擇窗函數(shù)、確定系數(shù),在算法上為了滿足數(shù)字濾波器的要求,對系數(shù)放大512倍并取整,并用Matlab對數(shù)字濾波器原理進行了證明。同時簡述了EDA技術和FPGA設計流程。其次,論文說明了FIR數(shù)字濾波器模塊的劃分,并用Verilog語言在Modelsim環(huán)境下進行了功能測試。對于數(shù)字濾波器系數(shù)中的-1,-2,4這些簡單的系數(shù)乘法直接進行移位和取反,可以極大的節(jié)省資源和優(yōu)化設計。而對普通系數(shù)乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實現(xiàn)了乘積的運算；另外,在本設計進行部分積累加時,采用舍取冗余位,主要是根據(jù)設計時已對系數(shù)進行了放大,而輸出時又要將結果相應的縮小,所以在累加時,提前對部分積縮小,從而減少了運算量,從時間和資源上都得到了優(yōu)化。論文的最后分別用Modelsim和Quartus II進行了FIR數(shù)字濾波器的前仿真和后仿真,將仿真的結果和Matlab中原理驗證時得到的理想值進行了比較,并對所產生的誤差進行了分析。仿真結果表明：本16階FIR數(shù)字濾波器設計能夠實現(xiàn)截止頻率為1MHz的低通濾波,并且工作頻率可達150MHz以上。

標簽： FPGA FIR 數(shù)字

上傳時間： 2013-05-24

上傳用戶：qiaoyue
應用FPGA的高速數(shù)據(jù)采集的設計與實現(xiàn).rar

隨著計算機技術的突飛猛進以及移動通訊技術在日常生活中的不斷深入，數(shù)據(jù)采集不斷地向多路、高速、智能化的方向發(fā)展。本文針對此需求，實現(xiàn)了一種應用FPGA的多路、高速的數(shù)據(jù)采集系統(tǒng)，從而為測量儀器提供良好的采集數(shù)據(jù)。本文設計了一種基于AD+FPGA+DSP的多路數(shù)據(jù)采集處理系統(tǒng)，針對此系統(tǒng)設計了基于AD9446的模數(shù)轉換采集板，再將模數(shù)轉換采集板的數(shù)據(jù)傳送至基于FPGA的采集控制模塊進行數(shù)據(jù)的壓縮以及緩沖存儲，最后由DSP調入數(shù)據(jù)進行數(shù)據(jù)的處理。本文的設計主要分為兩部分，一部分為模數(shù)轉換采集板的設計與調試，另一部分為采集控制模塊的設計與仿真。經設計與調試，模數(shù)轉換模塊可為系統(tǒng)提供穩(wěn)定可靠的數(shù)據(jù)，能穩(wěn)定工作在百兆的頻率下；采集控制模塊能實時地完成數(shù)據(jù)壓縮與數(shù)據(jù)緩沖，并能通過時鐘管理模塊來控制前端AD的采樣，該模塊也能穩(wěn)定工作在百兆的頻率下。該系統(tǒng)為多路、高速的數(shù)據(jù)采集系統(tǒng)，并能穩(wěn)定工作，從而能滿足電子測量儀器的要求。關鍵詞：數(shù)據(jù)采集；FPGA；AD9446

標簽： FPGA 高速數(shù)據(jù) 采集

上傳時間： 2013-06-04

上傳用戶：zzy7826
高速PCB布線技術匯總.rar

多篇高速PCB布線的文章，高速PCB板的電源布線設計，高頻PCB設計中出現(xiàn)的干擾分析及對策，高速數(shù)字印制電路板電源地面層結構對ΔI噪聲抑制的研究，高速PCB板的電源布線設計等等

標簽： PCB 布線技術

上傳時間： 2013-07-27

上傳用戶：yyyyyyyyyy
基于FPGA與DDR2-SDRAM的高速實時數(shù)據(jù)采集系統(tǒng)的設計與實現(xiàn).rar

數(shù)據(jù)采集處理技術是現(xiàn)代信號處理的基礎，廣泛應用于雷達、聲納、軟件無線電、瞬態(tài)信號測試等領域。隨著信息科學的飛速發(fā)展，人們面臨的信號處理任務越來越繁重，對數(shù)據(jù)采集處理系統(tǒng)的要求也越來越高。近年來FPGA由于其設計靈活性、更強的適應性及可重構性，結合SDRAM的高速、大容量、價格優(yōu)勢，在設計高速實時數(shù)據(jù)采集系統(tǒng)時受到了廣泛的關注。本課題重點研究了基于FPGA與DDR2-SDRAM的高速實時數(shù)據(jù)采集系統(tǒng)的設計與實現(xiàn)技術，為需要大容量存儲器的系統(tǒng)設計提供了新的思路。在深入研究了DDR2-SDRAM器件的基本構造與工作原理的基礎上，結合成熟的商業(yè)化IP核，提出了基于FPGA與DDR2-SDRAM的高速實時數(shù)據(jù)采集系統(tǒng)的設計方案，并從總體設計構想到各邏輯細節(jié)實現(xiàn)都進行了詳細描述。根據(jù)DDR2-SDRAM的特點，選擇合適的內存調度方案，采用Verilog HDL語言設計實現(xiàn)了該高速實時數(shù)據(jù)采集系統(tǒng)，并對系統(tǒng)功能進行驗證與分析，結果表明本設計完全能夠滿足系統(tǒng)的性能指標。

標簽： SDRAM FPGA DDR

上傳時間： 2013-06-24

上傳用戶：wangrong
基于FPGA控制的高速數(shù)據(jù)采集系統(tǒng)設計與實現(xiàn).rar

數(shù)據(jù)采集系統(tǒng)是信號與信息處理系統(tǒng)中不可缺少的重要組成部分，同時也是軟件無線電系統(tǒng)中的核心模塊，在現(xiàn)代雷達系統(tǒng)以及無線基站系統(tǒng)中的應用越來越廣泛。為了能夠滿足目前對軟件無線電接收機自適應性及靈活性的要求，并充分體現(xiàn)在高性能FPGA平臺上設計SOC系統(tǒng)的思路，本文提出了由高速高精度A/D轉換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數(shù)據(jù)采集系統(tǒng)設計方案及實現(xiàn)方法。其中FPGA作為本系統(tǒng)的控制核心和傳輸橋梁，發(fā)揮了極其重要的作用。通過FPGA不僅完成了系統(tǒng)中全部數(shù)字電路部分的設計，并且使系統(tǒng)具有了較高的可適應性、可擴展性和可調試性。在時序數(shù)字邏輯設計上，充分利用FPGA中豐富的時序資源，如鎖相環(huán)PLL、觸發(fā)器，緩沖器FIFO、計數(shù)器等，能夠方便的完成對系統(tǒng)輸入輸出時鐘的精確控制以及根據(jù)系統(tǒng)需要對各處時序延時進行修正。在存儲器設計上，采用FPGA片內存儲器。可根據(jù)系統(tǒng)需要隨時進行設置，并且能夠方便的完成數(shù)據(jù)格式的合并、拆分以及數(shù)據(jù)傳輸率的調整。在傳輸接口設計上，采用并行接口和PCI總線接口的兩種數(shù)據(jù)傳輸模式。通過FPGA中的宏功能模塊和IP資源實現(xiàn)了對這兩種接口的邏輯控制，可使系統(tǒng)方便的在兩種傳輸模式下進行切換。在系統(tǒng)工作過程控制上，通過VB程序編寫了應用于PC端的上層控制軟件。并通過并行接口實現(xiàn)了PC和FPGA之間的交互，從而能夠方便的在PC機上完成對系統(tǒng)工作過程的控制和工作模式的選擇。在系統(tǒng)調試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實時準確的驗證了在系統(tǒng)整個傳輸過程中數(shù)據(jù)的正確性和時序性，并極大的降低了用常規(guī)儀器觀測FPGA中眾多待測引腳的難度。本文第四章針對FPGA中各功能模塊的邏輯設計進行了詳細分析，并對每個模塊都給出了精確的仿真結果。同時，文中還在其它章節(jié)詳細介紹了系統(tǒng)的硬件電路設計、并行接口設計、PCI接口設計、PC端控制軟件設計以及用于調試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統(tǒng)的仿真結果和測試結果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設計圖、實物圖及注釋詳細的相關源程序清單。

標簽： FPGA 控制高速數(shù)據(jù)

上傳時間： 2013-07-09

上傳用戶：sdfsdfs
用SPI總線實現(xiàn)DSP和MCU之間的高速通信.rar

簡述了SPI總線協(xié)議工作時序和配置要求，通過一個成功的實例詳細介紹了使用SPI 總線實現(xiàn)DSP與MCU之間的高速通信方法，并參考實例給出了SPI接口的硬件連接、初始化、以及傳輸測試程序的編寫方法。關鍵詞：SPI接口；McBSP；總線；高速通信

標簽： SPI DSP MCU

上傳時間： 2013-04-24

上傳用戶：jhksyghr