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高速無線調(diào)試器

基于FPGA的寬帶數(shù)字接收機變帶寬數(shù)字下變頻器設計

基于FPGA芯片Stratix II EP2S60F672C4設計了一個適用于寬帶數(shù)字接收機的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結合傳統(tǒng)數(shù)字下變頻結構與多相濾波結構的優(yōu)點，實現(xiàn)了對輸入中頻信號的高效高速處理，同時可以在較大范圍內(nèi)對信號處理帶寬靈活配置。硬件調(diào)試結果驗證了本設計的有效性。

標簽： FPGA 寬帶數(shù)字接收機帶寬

上傳時間： 2013-11-03

上傳用戶：23333
采用高速串行收發(fā)器Rocket I/O實現(xiàn)數(shù)據(jù)率為2.5 G

摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業(yè)界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標準的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點到點串行數(shù)據(jù)傳輸, 同時其可擴展的帶寬, 為系統(tǒng)設計人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導致系統(tǒng)資源的浪費。本文提出的設計方案可以改進Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。

標簽： Rocket 2.5 高速串行收發(fā)器

上傳時間： 2013-11-06

上傳用戶：smallfish
基于FPGA的多路高速串并轉換器設計

高速串并轉換器的設計是FPGA 設計的一個重要方面,傳統(tǒng)設計方法由于采用FPGA 的內(nèi)部邏輯資源來實現(xiàn),從而限制了串并轉換的速度。該研究以網(wǎng)絡交換調(diào)度系統(tǒng)的FGPA 驗證平臺中多路高速串并轉換器的設計為例,詳細闡述了1 :8DDR 模式下高速串并轉換器的設計方法和16 路1 :8 串并轉換器的實現(xiàn)。結果表明,采用Xilinx Virtex24 的ISERDES 設計的多路串并轉換器可以實現(xiàn)800 Mbit/ s 輸入信號的串并轉換,并且減少了設計復雜度,縮短了開發(fā)周期,能滿足設計要求。關鍵詞:串并轉換;現(xiàn)場可編程邏輯陣列;Xilinx ; ISERDES

標簽： FPGA 多路串并轉換

上傳時間： 2013-11-03

上傳用戶：王小奇
基于FPGA的寬帶數(shù)字接收機變帶寬數(shù)字下變頻器設計

基于FPGA芯片Stratix II EP2S60F672C4設計了一個適用于寬帶數(shù)字接收機的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結合傳統(tǒng)數(shù)字下變頻結構與多相濾波結構的優(yōu)點，實現(xiàn)了對輸入中頻信號的高效高速處理，同時可以在較大范圍內(nèi)對信號處理帶寬靈活配置。硬件調(diào)試結果驗證了本設計的有效性。

標簽： FPGA 寬帶數(shù)字接收機帶寬

上傳時間： 2013-10-13

上傳用戶：haiya2000
采用高速串行收發(fā)器Rocket I/O實現(xiàn)數(shù)據(jù)率為2.5 G

摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業(yè)界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標準的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點到點串行數(shù)據(jù)傳輸, 同時其可擴展的帶寬, 為系統(tǒng)設計人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導致系統(tǒng)資源的浪費。本文提出的設計方案可以改進Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。

標簽： Rocket 2.5 高速串行收發(fā)器

上傳時間： 2013-10-13

上傳用戶：lml1234lml
基于FPGA的多路高速串并轉換器設計

高速串并轉換器的設計是FPGA 設計的一個重要方面,傳統(tǒng)設計方法由于采用FPGA 的內(nèi)部邏輯資源來實現(xiàn),從而限制了串并轉換的速度。該研究以網(wǎng)絡交換調(diào)度系統(tǒng)的FGPA 驗證平臺中多路高速串并轉換器的設計為例,詳細闡述了1 :8DDR 模式下高速串并轉換器的設計方法和16 路1 :8 串并轉換器的實現(xiàn)。結果表明,采用Xilinx Virtex24 的ISERDES 設計的多路串并轉換器可以實現(xiàn)800 Mbit/ s 輸入信號的串并轉換,并且減少了設計復雜度,縮短了開發(fā)周期,能滿足設計要求。關鍵詞:串并轉換;現(xiàn)場可編程邏輯陣列;Xilinx ; ISERDES

標簽： FPGA 多路串并轉換

上傳時間： 2013-11-17

上傳用戶：hxy200501
自制AT89S51編程器教程編程器制作包 1.1 修正了電路兩處錯誤。編程器制作包 1.2 增加了一個下載線調(diào)試程序

自制AT89S51編程器教程編程器制作包 1.1 修正了電路兩處錯誤。編程器制作包 1.2 增加了一個下載線調(diào)試程序

標簽： 編程器 1.1 1.2 89S

上傳時間： 2013-12-21

上傳用戶：erkuizhang
用匯編語言實現(xiàn)將bx寄存器的內(nèi)容以10進制形式在顯示器上輸出使用遞歸算法,共45條指令程序在masm5.1 link3.60 環(huán)境下調(diào)試通過

用匯編語言實現(xiàn)將bx寄存器的內(nèi)容以10進制形式在顯示器上輸出使用遞歸算法,共45條指令程序在masm5.1 link3.60 環(huán)境下調(diào)試通過

標簽： masm 3.60 link 5.1

上傳時間： 2014-01-24

上傳用戶：bakdesec
軟件簡介 1.vxworks下看門狗計時器的應用程序 2.本軟件基于c語言開發(fā) 3.開發(fā)平臺為windriver公司的tornada開發(fā)平臺 4.經(jīng)過交叉調(diào)試后測試成功

軟件簡介 1.vxworks下看門狗計時器的應用程序 2.本軟件基于c語言開發(fā) 3.開發(fā)平臺為windriver公司的tornada開發(fā)平臺 4.經(jīng)過交叉調(diào)試后測試成功

標簽： windriver vxworks tornada 軟件

上傳時間： 2014-12-01

上傳用戶：xfbs821
c8051f040中比較器0調(diào)試程序

c8051f040中比較器0調(diào)試程序，帶中斷處理和比較器狀態(tài)crossbar輸出源程序

標簽： c8051f040 比較器調(diào)試程序

上傳時間： 2015-04-02

上傳用戶：aappkkee