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高速無線調(diào)試器

  • 基于光纖技術(shù)的雷達(dá)高速通信技術(shù)研究

    文章分析了雷達(dá)高速寬帶數(shù)字接收與恢復(fù)的現(xiàn)狀,以及制約其發(fā)展的關(guān)鍵因素,提出基于高速串行器/解串器、FPGA和正交數(shù)字上變頻器的高速寬帶數(shù)字接收與恢復(fù)系統(tǒng)方案。系統(tǒng)以光纖為傳輸媒介,以FPGA為控制核心,正交調(diào)試器為信號調(diào)制平臺,完成高速數(shù)字接收、基帶信號預(yù)處理與基帶信號的上變頻等功能。該系統(tǒng)具有誤碼率低、可靠性高的優(yōu)點(diǎn)。

    標(biāo)簽: 光纖技術(shù) 雷達(dá) 技術(shù)研究 高速通信

    上傳時間: 2014-12-28

    上傳用戶:czl10052678

  • 基于TLK2711的高速串行全雙工通信協(xié)議研究

    針對實(shí)時型相機(jī)對系統(tǒng)小型化、通用化及數(shù)據(jù)高速率可靠傳輸?shù)男枨?,文中在研究高速串行?解串器(SerDes)器件TLK2711工作原理的基礎(chǔ)上,提出了高速串行全雙工通信協(xié)議總體設(shè)計方案。文章以TLK2711為物理層、FPGA為鏈路層設(shè)計了高速串行全雙工通信協(xié)議,對協(xié)議的實(shí)現(xiàn)進(jìn)行了詳細(xì)的描述。協(xié)議的在定制中力求做到了最簡化,為上層用戶提供簡單的數(shù)據(jù)接口。試驗(yàn)中通過兩塊電路板的聯(lián)調(diào),完成了數(shù)據(jù)率為2.5Gbps的點(diǎn)對點(diǎn)高速傳輸,采用發(fā)送偽隨機(jī)碼測試,系統(tǒng)工作2小時,所測誤碼率小于10-12。

    標(biāo)簽: 2711 TLK 高速串行 全雙工

    上傳時間: 2014-12-28

    上傳用戶:wff

  • 一種點(diǎn)對點(diǎn)高速通信控制器的設(shè)計與實(shí)現(xiàn)

    為了提高CPU模塊之間的點(diǎn)對點(diǎn)通信速率,通過對以太網(wǎng)控制器MAC的研究,設(shè)計出一種點(diǎn)對點(diǎn)高速通信控制器。該控制器是基于媒體無關(guān)接口MII和以太網(wǎng)收發(fā)器的點(diǎn)對點(diǎn)高速通信控制器。利用VHDL語言編寫該控制器的相關(guān)代碼,使用MAXPLUSⅡ?qū)υ摽刂破鞯臄?shù)據(jù)發(fā)送和數(shù)據(jù)接收進(jìn)行仿真,并在實(shí)驗(yàn)室樣機(jī)上進(jìn)行實(shí)現(xiàn)。仿真結(jié)果和實(shí)驗(yàn)結(jié)果表明這種點(diǎn)對點(diǎn)高速通信控制器的設(shè)計方法是可行的。

    標(biāo)簽: 點(diǎn)對點(diǎn) 控制器 高速通信

    上傳時間: 2013-11-09

    上傳用戶:zhangxin

  • 高速互連 (第9版本)

    美信公司的高速互連 (第9版本) 資料,主要內(nèi)容有: 3mm x 3mm串行器支持微型安全攝像機(jī)設(shè)計 .2吉比特、多端口、LVDS交叉點(diǎn)開關(guān),有效降低系統(tǒng)成本 ...318位、智能型雙向LVDS SerDes,無需CAN或LIN接口 .....4帶有LVDS系統(tǒng)接口的GMSL SerDes,電路板尺寸縮減50% ....5GMSL SerDes提供完備的數(shù)字視頻、音頻和控制數(shù)據(jù)支持 6利用HDCP GMSL SerDes實(shí)現(xiàn)安全的數(shù)據(jù)傳輸 ....7降低汽車導(dǎo)航系統(tǒng)的EMI和成本 ....821位、直流平衡LVDS解串器,可編程擴(kuò)頻 .....9選型指南 ....10

    標(biāo)簽: 高速互連 版本

    上傳時間: 2014-12-05

    上傳用戶:athjac

  • 高速脈沖峰值保持電路的設(shè)計

      為滿足能譜分析中多道脈沖幅度分析器A/D轉(zhuǎn)換的要求,設(shè)計了一種高速脈沖峰值保持電路。以高速電壓比較器LM311、采樣/保持芯片LF398作為主要器件,具有幅度判別、波形采樣、峰值保持、電荷泄放等功能,結(jié)構(gòu)簡單,易于調(diào)試。實(shí)驗(yàn)表明:對于高速脈沖信號,該電路可以較好地甄別峰值并保持,性能可靠,響應(yīng)速度快,誤差小于1%。

    標(biāo)簽: 高速脈沖 峰值保持電路

    上傳時間: 2013-11-17

    上傳用戶:saharawalker

  • UHF讀寫器設(shè)計中的FM0解碼技術(shù)

       針對UHF讀寫器設(shè)計中,在符合EPC Gen2標(biāo)準(zhǔn)的情況下,對標(biāo)簽返回的高速數(shù)據(jù)進(jìn)行正確解碼以達(dá)到正確讀取標(biāo)簽的要求,提出了一種新的在ARM平臺下采用邊沿捕獲統(tǒng)計定時器數(shù)判斷數(shù)據(jù)的方法,并對FM0編碼進(jìn)行解碼。與傳統(tǒng)的使用定時器定時采樣高低電平的FM0解碼方法相比,該解碼方法可以減少定時器定時誤差累積的影響;可以將捕獲定時器數(shù)中斷與數(shù)據(jù)判斷解碼相對分隔開,使得中斷對解碼影響很小,實(shí)現(xiàn)捕獲與解碼的同步。通過實(shí)驗(yàn)表明,這種方法提高了解碼的效率,在160 Kb/s的接收速度下,讀取一張標(biāo)簽的時間約為30次/s。 Abstract:  Aiming at the requirement of receiving correctly decoded data from the tag under high-speed communication which complied with EPC Gen2 standard in the design of UHF interrogator, the article introduced a new technology for FM0 decoding which counted the timer counter to judge data by using the edge interval of signal capture based on the ARM7 platform. Compared with the traditional FM0 decoding method which used the timer timed to sample the high and low level, the method could reduce the accumulation of timing error and could relatively separate capture timer interrupt and the data judgment for decoding, so that the disruption effect on the decoding was small and realizd synchronization of capture and decoding. Testing result shows that the method improves the efficiency of decoding, at 160 Kb/s receiving speed, the time of the interrogator to read a tag is about 30 times/s.

    標(biāo)簽: UHF FM0 讀寫器 解碼技術(shù)

    上傳時間: 2013-11-10

    上傳用戶:liufei

  • C8051Fxxx高速SOC單片機(jī)原理及應(yīng)用_潘琢金

    本書介紹了Cygnal集成產(chǎn)品公司的C8051Fxxx高速片上系統(tǒng)(SOC)單片機(jī)的硬件結(jié)構(gòu)和工作原理,詳細(xì)闡述了C8051Fxxx的定時器、可編程計數(shù)器陣列(PCA)、串行口、SMBus/I2C接口、SPI總線接口、ADC、DAC、比較器、復(fù)位源、振蕩器、看門狗定時器、JTAG接口等外設(shè)或功能部件的結(jié)構(gòu)和使用方法。

    標(biāo)簽: C8051 8051 Fxxx SOC

    上傳時間: 2013-10-26

    上傳用戶:born2007

  • 基于FPGA的RS碼譯碼器的設(shè)計

    介紹了符合CCSDS標(biāo)準(zhǔn)的RS(255,223)碼譯碼器的硬件實(shí)現(xiàn)結(jié)構(gòu)。譯碼器采用8位并行時域譯碼算法,主要包括了修正后的無逆BM迭代譯碼算法,錢搜索算法和Forney算法。采用了三級流水線結(jié)構(gòu)實(shí)現(xiàn),減小了譯碼器的時延,提高了譯碼的速率,使用了VHDL語言完成譯碼器的設(shè)計與實(shí)現(xiàn)。測試表明,該譯碼器性能優(yōu)良,適用于高速通信。

    標(biāo)簽: FPGA RS碼 譯碼器

    上傳時間: 2013-12-13

    上傳用戶:yzhl1988

  • 高速PCB經(jīng)驗(yàn)與技巧

    EDA技術(shù)已經(jīng)研發(fā)出一整套高速PCB和電路板級系統(tǒng)的設(shè)計分析工具和方法學(xué),這些技術(shù)涵蓋高速電路設(shè)計分析的方方面面:靜態(tài)時序分析、信號完整性分析、EMI/EMC設(shè)計、地彈反射分析、功率分析以及高速布線器。

    標(biāo)簽: PCB 經(jīng)驗(yàn)

    上傳時間: 2013-10-30

    上傳用戶:ljd123456

  • 基于FPGA的寬帶數(shù)字接收機(jī)變帶寬數(shù)字下變頻器設(shè)計

    基于FPGA芯片Stratix II EP2S60F672C4設(shè)計了一個適用于寬帶數(shù)字接收機(jī)的帶寬可變的數(shù)字下變頻器(VB-DDC)。該VB-DDC結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點(diǎn),實(shí)現(xiàn)了對輸入中頻信號的高效高速處理,同時可以在較大范圍內(nèi)對信號處理帶寬靈活配置。硬件調(diào)試結(jié)果驗(yàn)證了本設(shè)計的有效性。

    標(biāo)簽: FPGA 寬帶數(shù)字 接收機(jī) 帶寬

    上傳時間: 2013-10-13

    上傳用戶:haiya2000

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