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高速無線調(diào)試器

  • 軟PLC程序編輯器中功能塊的設(shè)計(jì)與實(shí)現(xiàn)

    本文分析了目前軟PLC 編輯器中功能塊編程的不足,提出了使用面向?qū)ο蟮母拍顏碓O(shè)計(jì)功能塊圖的方法。通過研究軟PLC 開發(fā)系統(tǒng)和編譯系統(tǒng)的模型,詳細(xì)討論了PLC 梯形圖中圖元的設(shè)計(jì)方法,并基于此方

    標(biāo)簽: PLC 程序 功能塊

    上傳時(shí)間: 2013-06-21

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  • 太陽能電池光伏并網(wǎng)逆變器

    光伏并網(wǎng)逆變器是將太陽能電池所輸出的直流電轉(zhuǎn)換成符合公共電網(wǎng)要求的交流電并送入電網(wǎng)的設(shè)備。按照不同的標(biāo)準(zhǔn)光伏并網(wǎng)逆變器的拓?fù)浣Y(jié)構(gòu)分為很多種,本文介紹了一種工頻隔離型光伏并網(wǎng)逆變器

    標(biāo)簽: 太陽能電池 光伏并網(wǎng) 逆變器

    上傳時(shí)間: 2013-08-02

    上傳用戶:baiom

  • 寬帶放大器

    寬帶放大器:本設(shè)計(jì)利用可變增益寬帶放大器AD603 來提高增益和擴(kuò)大AGC 控制范圍,通過軟件補(bǔ)償減小增益調(diào)節(jié)的步進(jìn)間隔和提高準(zhǔn)確度。輸入部分采用高速電壓反饋型運(yùn)放OPA642作跟隨器提高輸入阻抗,并

    標(biāo)簽: 寬帶放大器

    上傳時(shí)間: 2013-04-24

    上傳用戶:lgs12321

  • 高速PCB的地線布線設(shè)計(jì)

    本文針對高速PCB板信號接地設(shè)計(jì)中存在接地噪聲及電磁輻射等問題,提出了高速PCB接地模型,并從PCB設(shè)計(jì)中布線策略的分析和去耦電容的使用等幾個(gè)方面討論了解決高速PCB板的接地噪聲和電磁輻射問題的方法。

    標(biāo)簽: PCB 地線 布線設(shè)計(jì)

    上傳時(shí)間: 2013-04-24

    上傳用戶:jingfeng0192

  • 超寬帶脈沖與MB-OFDM物理層的FPGA實(shí)現(xiàn)

    現(xiàn)代通信系統(tǒng)對帶寬和數(shù)據(jù)速率的要求越來越高,超寬帶(ultra-wideband,UWB)通信以其傳輸速率高、空間容量大、成本低、功耗低的優(yōu)點(diǎn),成為解決企業(yè)、家庭、公共場所等高速因特網(wǎng)接入的需求與越來越擁擠的頻率資源分配之間的矛盾的技術(shù)手段。 論文主要圍繞兩方面展開分析:一是介紹用于UWB無載波脈沖調(diào)制及直接序列碼分多址調(diào)制(DS-CDMA)的新型脈沖,即Hermite正交脈沖,并且分析了這種構(gòu)建UWB多元通信和多用戶通信的系統(tǒng)性能。二是分析了UWB的多帶頻分復(fù)用物理層提案(MBOA)的調(diào)制技術(shù),并在FPGA上實(shí)現(xiàn)了調(diào)制模塊。正交Hermite脈沖集被提出用于UWB的M元雙正交調(diào)制系統(tǒng),獲得高數(shù)據(jù)速率。調(diào)整脈沖的脈寬因子和中心頻率能使脈沖滿足FCC的頻譜要求。M元雙正交調(diào)制的接收機(jī)需要M/2個(gè)相關(guān)器,遠(yuǎn)比M元正交調(diào)制所需的相關(guān)器數(shù)量少。誤碼率一定時(shí),維數(shù)M的增加可獲得高的比特率和低的信噪比。雖然高階的Hermite脈沖易受抖動時(shí)延的影響,但當(dāng)抖動時(shí)延范圍小于0.02ns時(shí),其影響較為不明顯。本文認(rèn)為1~8階的Hermite脈沖皆可用,可構(gòu)成16元雙正交系統(tǒng)。 正交Hermite脈沖集也可以構(gòu)造UWB多用戶系統(tǒng)。各用戶的信息用不同的Hermite脈沖同時(shí)傳輸,其多用戶的誤比特率上限低于高斯單脈沖構(gòu)成的PPM多用戶系統(tǒng)的誤比特率,所以其系統(tǒng)性能更優(yōu)。正交Hermite脈沖還可以用于UWB的DS-CDMA調(diào)制,在8個(gè)脈沖可用的情況下,最多可容64個(gè)用戶同時(shí)通信。 基于MBOA提出的UWB物理層協(xié)議,本文用Verilog硬件語言實(shí)現(xiàn)了調(diào)制與解調(diào)結(jié)構(gòu),并用Modelsim做了時(shí)序驗(yàn)證。用Verilog編程實(shí)現(xiàn)的輸出數(shù)據(jù)與Matlab生成的UWB建模的輸出結(jié)果一致。為了達(dá)到UWBMB-OFDM系統(tǒng)的FFT處理器的要求,一個(gè)混和基多通道流水線的FFT算法結(jié)構(gòu)被提出。其有效的實(shí)現(xiàn)方法也被提出。這種結(jié)構(gòu)采用多通道以獲得高的數(shù)據(jù)吞吐量。此外,它用于存儲和復(fù)數(shù)乘法器的硬件損耗相比其他的FFT處理器是最少的。高基的FFT蝶算減少了復(fù)數(shù)乘法器的數(shù)量。在132MHz的工作頻率下,整個(gè)128點(diǎn)FFT變換在此結(jié)構(gòu)模式下只需要242.4ns,滿足了MBOA的要求。

    標(biāo)簽: MB-OFDM FPGA 超寬帶 脈沖

    上傳時(shí)間: 2013-07-29

    上傳用戶:TI初學(xué)者

  • FPGA的測試

    隨著FPGA(FieldProgrammableGateArray)器件的應(yīng)用越來越廣泛且重要,F(xiàn)PGA的測試技術(shù)也得到了廣泛重視和研究。基于FPGA可編程的特性,應(yīng)用獨(dú)立的測試(工廠測試)需要設(shè)計(jì)數(shù)個(gè)測試編程和測試向量來完成FPGA的測試,確保芯片在任何用戶可能的編程下都可靠工作。 本論文正是針對上述問題,以XilinxXC4000E系列FPGA為主要的研究對象,在詳細(xì)研究FPGA內(nèi)部結(jié)構(gòu)的基礎(chǔ)上,基于“分治法”的基本思路對FPGA的測試?yán)碚摵头椒ㄗ隽颂剿餍匝芯俊?研究完成了對可編程邏輯模塊(ConfigrableLogicBlock)及其子模塊的測試。主要基于“分治法”對CLB及其子模塊進(jìn)位邏輯(CLM)、查找表(LUT)的RAM工作模式等進(jìn)行了測試劃分,分別實(shí)現(xiàn)了以“一維陣列”為基礎(chǔ)的測試配置和測試向量,以較少了測試編程次數(shù)完成了所有CLB資源的測試。 研究完成了對互連資源(ConfigrableInterconnectResource)的測試。基于普通數(shù)據(jù)總線的測試方法,針對互連資源主要由線段和NMOS開關(guān)管組成的特點(diǎn)及其自身的故障模型,通過手工連線實(shí)現(xiàn)測試配置,僅通過4次編程就實(shí)現(xiàn)了對其完全測試。 在測試?yán)碚撗芯康幕A(chǔ)上,我們開發(fā)了能對FPGA器件進(jìn)行實(shí)際測試的測試平臺。基于硬件仿真器的測試平臺通過高速光纖連接工作站上的EDA仿真軟件,把軟件語言描述的測試波形通過硬件仿真器轉(zhuǎn)化為真實(shí)測試激勵(lì),測試響應(yīng)再讀回到仿真軟件進(jìn)行觀察,能夠靈活、快速的完成FPGA器件的配置和測試。該平臺在國內(nèi)首次實(shí)現(xiàn)了軟硬件協(xié)同在線測試FPGA。在該平臺支持下,我們成功完成了對各軍、民用型號FPGA的測試任務(wù)。 本研究成果為國內(nèi)自主研發(fā)FPGA器件提供了有力保障,具有重大科研與實(shí)踐價(jià)值,成功解決了國外公司在FPGA測試技術(shù)上的壟斷問題,幫助國產(chǎn)FPGA器件實(shí)現(xiàn)完全國產(chǎn)化。

    標(biāo)簽: FPGA 測試

    上傳時(shí)間: 2013-05-17

    上傳用戶:wangyi39

  • 基于FPGA的高速采樣自適應(yīng)濾波系統(tǒng)的研究

    自適應(yīng)濾波器的硬件實(shí)現(xiàn)一直是自適應(yīng)信號處理領(lǐng)域研究的熱點(diǎn)。隨著電子技術(shù)的發(fā)展,數(shù)字系統(tǒng)功能越來越強(qiáng)大,對器件的響應(yīng)速度也提出更高的要求。 本文針對用通用DSP 芯片實(shí)現(xiàn)的自適應(yīng)濾波器處理速度低和用HDL語言編寫底層代碼用FPGA實(shí)現(xiàn)的自適應(yīng)濾波器開發(fā)效率低的缺點(diǎn),提出了一種基于DSP Builder系統(tǒng)建模的設(shè)計(jì)方法。以隨機(jī)2FSK信號作為研究對象,首先在matlab上編寫了LMS去噪自適應(yīng)濾波器的點(diǎn)M文件,改變自適應(yīng)參數(shù),進(jìn)行了一系列的仿真,對算法迭代步長、濾波器的階數(shù)與收斂速度和濾波精度進(jìn)行了研究,得出了最佳自適應(yīng)參數(shù),即迭代步長μ=0.0057,濾波器階數(shù)m=8,為硬件實(shí)現(xiàn)提供了參考。 然后,利用最新DSP Builder工具建立了基于LMS算法的8階2FSK信號去噪自適應(yīng)濾波器的模型,結(jié)合多種EDA工具,在EPFlOKl00EQC208-1器件上設(shè)計(jì)出了最高數(shù)據(jù)處理速度為36.63MHz的8階LMS自適應(yīng)濾波器,其速度是文獻(xiàn)[3]通過編寫底層VHDL代碼設(shè)計(jì)的8階自適應(yīng)濾波器數(shù)據(jù)處理速度7倍多,是文獻(xiàn)[50]采用DSP通用處理器TMS320C54X設(shè)計(jì)的8階自適應(yīng)濾波器處理速度25倍多,開發(fā)效率和器件性能都得到了大大地提高,這種全新的設(shè)計(jì)理念與設(shè)計(jì)方法是EDA技術(shù)的前沿與發(fā)展方向。 最后,采用異步FIFO技術(shù),設(shè)計(jì)了高速采樣自適應(yīng)濾波系統(tǒng),完成了對雙通道AD器件AD9238與自適應(yīng)濾波器的高速匹配控制,在QuartusⅡ上進(jìn)行了仿真,給出了系統(tǒng)硬件實(shí)現(xiàn)的原理框圖,并將采樣濾波控制器與異步FIF0集成到同一芯片上,既能有效降低高頻可能引起的干擾又降低了系統(tǒng)的成本。

    標(biāo)簽: FPGA 高速采樣 自適應(yīng)濾波

    上傳時(shí)間: 2013-06-01

    上傳用戶:ynwbosss

  • RS編譯碼器的設(shè)計(jì)與FPGA實(shí)現(xiàn)

    Reed-Solomon碼(簡稱RS碼)是一種具有很強(qiáng)糾正突發(fā)和隨機(jī)錯(cuò)誤能力的信道編碼方式,在深空通信、移動通信、磁盤陣列以及數(shù)字視頻廣播(DVB)等系統(tǒng)中具有廣泛的應(yīng)用。 本文簡要介紹了有限域基本運(yùn)算的算法和常用的RS編碼算法,分析了改進(jìn)后的Euclid算法和改進(jìn)后的BM算法,針對改進(jìn)后的BM算法提出了一種流水線結(jié)構(gòu)的譯碼器實(shí)現(xiàn)方案并改進(jìn)了該算法的實(shí)現(xiàn)結(jié)構(gòu),在譯碼器復(fù)雜度和譯碼延時(shí)上作了折衷,降低了譯碼器的復(fù)雜度并提高了譯碼器的最高工作頻率。在Xilinx公司的Virtex-Ⅱ系列FPGA上設(shè)計(jì)實(shí)現(xiàn)了RS(255,239)編譯碼器,證明了該方案的可行性。

    標(biāo)簽: FPGA RS編譯碼

    上傳時(shí)間: 2013-06-11

    上傳用戶:奇奇奔奔

  • 基于FPGA的機(jī)載高速數(shù)據(jù)記錄系統(tǒng)的研究

    本文將電路接口技術(shù)與硬件可編程技術(shù)相結(jié)合,提出了用可編程芯片來控制IDE硬盤進(jìn)行高速數(shù)據(jù)記錄,能夠滿足機(jī)載數(shù)據(jù)記錄設(shè)備重量輕、容量大、速度快的要求。 論文對硬盤ATA接口標(biāo)準(zhǔn)進(jìn)行了研究,對VHDL語言、現(xiàn)場可編程門陣列器件(FPGA)實(shí)現(xiàn)硬件電路的原理和方法進(jìn)行了深入分析,在此基礎(chǔ)上完成了基于FPGA的數(shù)據(jù)記錄控制器的設(shè)計(jì)。文中選擇了具有低功耗、低成本、高性能的FPGA芯片(型號為CycloneEP1C3T144C8),將各功能模塊級聯(lián)成系統(tǒng)在該芯片上完成了控制器系統(tǒng)級的設(shè)計(jì)與仿真驗(yàn)證,驗(yàn)證結(jié)果表明了用FPGA實(shí)現(xiàn)高速數(shù)據(jù)記錄控制器的可行性。所設(shè)計(jì)的VHDL代碼經(jīng)QuartusⅡ綜合、布局布線、管腳分配后,在FPGA內(nèi)部可以達(dá)到104.46Mhz的電路工作速度,F(xiàn)PGA與硬盤之間采用ATA接口的UltraDMA模式2傳輸方式,可以達(dá)到33.3MByte/s的突發(fā)數(shù)據(jù)傳輸率。文中對所用到的FPGA設(shè)計(jì)技術(shù)給予了詳細(xì)說明,對各功能模塊的設(shè)計(jì)給予了詳細(xì)闡述,對關(guān)鍵設(shè)計(jì)給出了VHDL源代碼,還討論了FPGA設(shè)計(jì)中時(shí)序約束的作用,給出了本文所做時(shí)序約束的方法。 本文中所論述的工作對以后機(jī)載數(shù)據(jù)記錄系統(tǒng)的設(shè)計(jì)具有重要的鋪墊作用。文中在總結(jié)所做工作的同時(shí),還對下一步工作提出了有益的建議。

    標(biāo)簽: FPGA 機(jī)載 高速數(shù)據(jù) 記錄系統(tǒng)

    上傳時(shí)間: 2013-08-05

    上傳用戶:hanli8870

  • 基于FPGA的高速高階FIR濾波器設(shè)計(jì)

      隨著雷達(dá)、圖像、通信等領(lǐng)域?qū)π盘柛咚偬幚淼囊螅芯咳藛T正尋求高速的數(shù)字信號處理算法,以滿足這種高速地處理數(shù)據(jù)的需要。常用的高速實(shí)時(shí)數(shù)字信號處理的器件有ASIC、可編程的數(shù)字信號處理芯片、FPGA,等等。  本文研究了時(shí)域FPGA上實(shí)現(xiàn)高速高階FIR數(shù)字濾波器結(jié)構(gòu),并實(shí)現(xiàn)了高壓縮比的LFM脈沖信號的匹配濾波。文章根據(jù)FIR數(shù)字濾波器理論,分析比較實(shí)現(xiàn)了FIR濾波器的方法;使用并行分布式算法,在Xilinx的VirtexⅡFPGA系列芯片上設(shè)計(jì)了高速高階FIR濾波器。并詳細(xì)進(jìn)行了分析;設(shè)計(jì)出了一個(gè)256階的線性調(diào)頻脈沖壓縮信號的匹配濾波器設(shè)計(jì)實(shí)例,并用ModelSim軟件進(jìn)行了仿真。

    標(biāo)簽: FPGA FIR 濾波器設(shè)計(jì)

    上傳時(shí)間: 2013-07-18

    上傳用戶:yt1993410

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