<dl id="egs4o"></dl>
<bdo id="egs4o"></bdo>
數據采集系統是信號與信息處理系統中不可缺少的重要組成部分，同時也是軟件無線電系統中的核心模塊，在現代雷達系統以及無線基站系統中的應用越來越廣泛。為了能夠滿足目前對軟件無線電接收機自適應性及靈活性的要求，并充分體現在高性能FPGA平臺上設計SOC系統的思路，本文提出了由高速高精度A/D轉換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數據采集系統設計方案及實現方法。其中FPGA作為本系統的控制核心和傳輸橋梁，發揮了極其重要的作用。通過FPGA不僅完成了系統中全部數字電路部分的設計，并且使系統具有了較高的可適應性、可擴展性和可調試性。 在時序數字邏輯設計上，充分利用FPGA中豐富的時序資源，如鎖相環PLL、觸發器，緩沖器FIFO、計數器等，能夠方便的完成對系統輸入輸出時鐘的精確控制以及根據系統需要對各處時序延時進行修正。 在存儲器設計上，采用FPGA片內存儲器。可根據系統需要隨時進行設置，并且能夠方便的完成數據格式的合并、拆分以及數據傳輸率的調整。 在傳輸接口設計上，采用并行接口和PCI總線接口的兩種數據傳輸模式。通過FPGA中的宏功能模塊和IP資源實現了對這兩種接口的邏輯控制，可使系統方便的在兩種傳輸模式下進行切換。 在系統工作過程控制上，通過VB程序編寫了應用于PC端的上層控制軟件。并通過并行接口實現了PC和FPGA之間的交互，從而能夠方便的在PC機上完成對系統工作過程的控制和工作模式的選擇。 在系統調試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實時準確的驗證了在系統整個傳輸過程中數據的正確性和時序性，并極大的降低了用常規儀器觀測FPGA中眾多待測引腳的難度。 本文第四章針對FPGA中各功能模塊的邏輯設計進行了詳細分析，并對每個模塊都給出了精確的仿真結果。同時，文中還在其它章節詳細介紹了系統的硬件電路設計、并行接口設計、PCI接口設計、PC端控制軟件設計以及用于調試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統的仿真結果和測試結果給出了分析及討論。最后還附上了系統的PCB版圖、FPGA邏輯設計圖、實物圖及注釋詳細的相關源程序清單。
上傳時間： 2013-06-09
上傳用戶：lh25584
PCB設計高級講座資料，對PCB高速設計有比較深刻的闡述，有關PCB中EMV也有一定的解說。
上傳時間： 2013-06-05
上傳用戶：123啊
最新Cadence Allegro 16.6破解版，Windows 7下32位和64位，經實際測試，順利運行，請仔細閱讀安裝說明。 后面附有高速百度網盤下載鏈接，壓縮包中包括破解文件及安裝說明，下面 Cadence16.6的版本個人感覺值得更新，有很多更新真心很實用很強大，但最重要的Display net names的功能的加入實在是感激涕零啊，因為當初從AD轉到Cadence16.3時最不習慣的就是PCB上木有NET顯示啊... 小弟win7安裝時破解方法如下： 具體的步驟： 1、安裝licensemanager，問license時，單擊cancel，然后finish. 2、接下來安裝cadence的product,即第二項,直到結束. 3、在任務管理器中確認一下是否有這兩個進程,有就結束掉,即cdsNameServer.exe和cdsMsgServer.exe,沒有就算了.(電腦開機沒運行過Cadence軟件就不用執行這一步). 5、把破解文件夾crack中LicenseManager文件夾下的pubkey、pubkey.exe和lLicenseManagerPubkey.bat放到Cadence\\LicenseManager目錄下并運行lLicenseManagerPubkey.bat （如果是WIN764位操作系統請把cdslmd.exe文件復制到Cadence\\LicenseManager目錄下覆蓋原文件。其他操作系統不用，直接下一步） 6、把破解文件夾crack里crack\\SPB_16.6\\tools的pubkey、pubkey.exe和Tools.bat放到Cadence\\SPB_16.6\\tools目錄下并運行Tools.bat （注意看一下DOS窗口會不會一閃而過，如果運行差不多一分鐘就說明破解成功） 7、打開破解文件夾crack里LicGen文件夾,然后雙擊licgen.bat生成新的license.lic,習慣上把這license文件拷到桌面上放著. 8.在電腦開始菜單中的程序里找到cadence文件夾,點開再點開License Manager,運行License servers configuration Unilily,彈出的對話框中點browes...指向第7步拷貝到桌面上的license.lic,打開 它(open)再點下一步(next),將Host Name項中主機名改成你的電腦系統里的主機名（完整的計算機名稱），然后點下一步按界面提示直到完成第7步. 9.在電腦開始菜單中的程序里找到cadence文件夾(windows7下),點開再點開,運行License client configuration Unility,填入5280@(你的主機名),點下一步(next),最后點finish,完成這第8步. 10.在電腦開始菜單中的程序里找到cadence文件夾(windows7下),點開再點開,運行Lm Tools,點Config Services項,Path to the license file項中,點Browes指向c:\\cadence\\License Manager\\license.dat(如果看不見icense.dat，請在類型中下拉選擇DAT類型）,打開它 (open)再點Save Service.然后啟動一下服務。到此,破解完成. 11、如果以上步驟都完成了，打開軟件提示找不到證書，請打開環境變量，用戶變量中看看 CDS_LIC_FILE 變量值是否為 5280@(你的主機名),如果沒 CDS_LIC_FILE變量名，請添加一個變量。變量名為CDS_LIC_FILE 變量值為 5280@(你的主機名) 12. 64位操作系統，軟件破解完請把cdslmd.exe文件復制到Cadence\\LicenseManager目錄下覆蓋原文件。 附我用的破解文件，希望給win7安裝不成功的有點幫助
標簽： Cadence Allegro Crack 16.6
上傳時間： 2013-07-23
上傳用戶：
差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，差分線大多為電路中最關鍵的信號，差分線布線的好壞直接影響到PCB板子信號質量。
標簽： Differential Allegro Signal 差分信號
上傳時間： 2013-09-04
上傳用戶：jennyzai
DAC34H84 是一款由德州儀器（TI）推出的四通道、16 比特、采樣1.25GSPS、功耗1.4W 高性能的數模轉換器。支持625MSPS 的數據率，可用于寬帶與多通道系統的基站收發信機。由于無線通信技術的高速發展與各設備商基站射頻拉遠單元（RRU/RRH）多種制式平臺化的要求，目前收發信機單板支持的發射信號頻譜越來越寬，而中頻頻率一般沒有相應提高，所以中頻發射DAC 發出中頻（IF）信號的二次諧波（HD2）或中頻與采樣頻率Fs 混疊產生的信號（Fs-2*IF）離主信號也越來越近，因此這些非線性雜散越來越難被外部模擬濾波器濾除。這些子進行pcb設計布局，能取得較好的信號完整性效果，可以在pcb打樣后，更放心。這些雜散信號會降低發射機的SFDR 性能，優化DAC 輸出的二次諧波性能也就變得越來越重要。
上傳時間： 2013-10-23
上傳用戶：lalalal
本文通過對微帶傳輸特性、常用板材性能參數進行比較分析，給出用于無線通信模擬前端、高速數字信號等應用中PCB板材選取方案，進一步從線寬、過孔、線間串擾、屏蔽等方面總結高頻板PCB設計要點
上傳時間： 2013-11-10
上傳用戶：waves_0801
設計PCB時，往往很想使用自動布線。通常，純數字的電路板(尤其信號電平比較低，電路密度比較小時)采用自動布線是沒有問題的。但是，在設計模擬、混合信號或高速電路板時，如果采用布線軟件的自動布線工具，可能會出現一些問題，甚至很可能帶來嚴重的電路性能問題。
上傳時間： 2013-11-19
上傳用戶：wangrong
本內容匯總了近30個PCB布線知識面試題是PCB工程師必備的知識點總結，也是面試者需要的知識。如何處理實際布線中的一些理論沖突的問題，在高速設計中，如何解決信號的完整性問題?差分布線方式是如何實現的?對于只有一個輸出端的時鐘信號線，如何實現差分布線?等問題
上傳時間： 2013-12-15
上傳用戶：asdfasdfd
復雜的物理和電氣規則， 高密度的元器件布局， 以及更高的高速技術要求， 這一切都增加了當今PCB設計的復雜性。 不管是在設計過程的哪一個階段， 設計師都需要能夠輕松地定義，管理和確認簡單的物理/間距規則， 以及至關重要的高速信號；同時， 他們還要確保最終的PCB滿足傳統制造以及測試規格所能達到的性能 目標。
上傳時間： 2013-11-09
上傳用戶：gxm2052
隨著系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，總線的工作頻率也已經達到或者超過50MHZ，有一大部分甚至超過100MHZ。目前約80% 的設計的時鐘頻率超過50MHz，將近50% 以上的設計主頻超過120MHz，有20%甚至超過500M。當系統工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當系統時鐘達到120MHz時，除非使用高速電路設計知識，否則基于傳統方法設計的PCB將無法工作。因此，高速電路信號質量仿真已經成為電子系統設計師必須采取的設計手段。只有通過高速電路仿真和先進的物理設計軟件，才能實現設計過程的可控性。傳輸線效應基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。 · 反射信號Reflected signals · 延時和時序錯誤Delay & Timing errors · 過沖(上沖/下沖)Overshoot/Undershoot · 串擾Induced Noise (or crosstalk) · 電磁輻射EMI radiation
上傳時間： 2013-11-16
上傳用戶：lx9076
