FU6831 是一款集成 8051 內核和電機控制引擎(ME)的電機驅動專用芯片，8051 內核處理常規事務，ME 處理電機實時事務，雙核協同工作實現各種高性能電機控制。其中 8051 內核大部分指令周期為 1T 或 2T，芯片內部集成有高速運算放大器、比較器、Pre-driver、高速 ADC、高速乘/除法器、CRC、SPI、I2C、UART、多種 TIMER、PWM 等功能，內置高壓 LDO，適用于 BLDC/PMSM 電機的方波、SVPWM/SPWM、FOC 驅動控制。預驅動為 3P3N Predriver 輸出。
標簽： fu6831
上傳時間： 2022-07-09
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FU6831/11 是一款集成 8051 內核和電機控制引擎(ME)的電機驅動專用芯片，8051 內核處理常規事務，ME 處理電機實時事務，雙核協同工作實現各種高性能電機控制。其中 8051 內核大部分指令周期為 1T 或 2T，芯片內部集成有高速運算放大器、比較器、Pre-driver(FU6811 除外)、高速 ADC、高速乘/除法器、CRC、SPI、I2C、UART、多種 TIMER、PWM 等功能，內置高壓 LDO，適用于BLDC/PMSM 電機的方波、SVPWM/SPWM、FOC 驅動控制。預驅動類型為：FU6811 為 Gate Driver 輸出；FU6831 為 3P3N Predriver 輸出。
標簽： FU6831
上傳時間： 2022-07-09
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ISO120X與220X隔離芯片資料替代ADI, TI, Sillicon LabISO12XX ,ISO2XX 隔離芯片兼容國外芯片，有ＵＬ證書 差異是ISO12XX 是高性能，速度快，延時低，ISO22XX 是低功耗。主要是替換： 隔離電壓 AC 3000V及以下 ，2路 ，SOIC-8 封裝 ，pin to pin 兼容ADI ：AUDM12XX ,ADUM32xx ,ADUM52XX ,ADUM72XXTI ：ISO722X ,ISO742X, ISO782X ,ISO752XSillicon Lab : SI862X ISO1201H, ISO1201L, ISO1200H, ISO1200L 是高速 2 通道數字隔離器。采用標準 CMOS 工藝，集成高性能的隔離技術。使用 SiO2隔離達到高強度的電磁隔離要求。最大信號傳輸速率可達 50MHz, 脈寬失真小。隔離電壓達到 3kvrms，采用 SOP-8L 封裝形式。該器件可以承受高的隔離電壓，并且滿足常規的測試規范（UL 標準）?！ SO2201L，ISO2200L 是超低功耗 2 通道數字隔離器。采用標準 CMOS 工藝，集成高性能的隔離技術。使用 SiO2隔離達到高強度的電磁隔離要求。最大信號傳輸速率可達10MHz,脈寬失真小。隔離電壓達到 3kVrms，采用SOP-8L 封裝形式。該器件可以承受高的隔離電壓，并且滿足常規的測試規范（UL，VDE 標準）。
上傳時間： 2022-07-23
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VIP專區-嵌入式/單片機編程源碼精選合集系列（18）資源包含以下內容：1. These patch files are supplied as part of ADS 1.2.1..2. 星期算法,即知道日期,即可知道該天是星期幾.3. AT45DB041的驅動.4. 模擬UART程序(C語言).5. 模擬SPI程序(C語言).6. MSP430時鐘程序( C語言示范程序).7. I2C及同步傳輸的擴展技術.8. 并行口仿真i2c總線.9. Mega8完美下載 包含源程序.10. 用于iic的讀寫。上面有例子可以參考.11. 免費的AHDL模塊庫,包括IIC控制器,DRAM控制器,UART等28個模塊,AHDL源代碼.12. FLASH存儲器件國際標準.13. 變壓器概述-變壓器經典文章（中文PDF）.14. 一個完整DVDROM代碼(使用日立PICKUP).15. 19264液晶顯示完整C程序.16. 44b0板上的usb固件及上位機程序.17. TI54X 擦除FLASH代碼.18. TI54X 寫FLASH源碼.19. AVR 下載線源程序.20. AVR編程C原代碼.21. C嵌入式編程.22. 用于嵌入式系統的TCP/IP協議棧.23. 用于嵌入式系統的TCP/IP協議棧及若干服務.24. WindowsCE上的一個畫板程序.25. WinCE上的聊天程序.26. 微軟提供的WinCE中幾個控件的例子代碼.27. 微軟提供的Flash驅動程序.28. 觸摸屏驅動的程序.29. PCI總線的驅動程序.30. ISD1400語音電路.31. M-BUS總線中的模擬電路.32. MSP430與液晶顯示器的串行接口方案.33. PCB制造流程及說明.34. RS RS-232 至RS RS-485 RS RS-422 智能轉換器.35. TKS 系列仿真器使用指南.36. 彩色液晶智能顯示器.37. 常用運放電路集錦.38. 多功能平臺數據協議.39. 公交IC 電路圖.40. 國家標準——電力線載波系統設計導則.
上傳時間： 2013-05-22
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verilog除頻器可用於編碼段運用可以穩定電路設計
標簽： verilog
上傳時間： 2013-12-26
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文字編輯器源碼 Text editor source code
上傳時間： 2017-03-06
上傳用戶：xhz1993
隨著信息時代的到來，用戶對數據保護和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經信道傳輸后，到達接收端不可避免地會受到干擾而出現信號失真。因此需要采用差錯控制技術來檢測和糾正由信道失真引起的信息傳輸錯誤。RS（Reed—Solomon）碼是差錯控制領域中一類重要的線性分組碼，由于它編解碼結構相對固定，性能強，不但可以糾正隨機差錯，而且對突發錯誤的糾錯能力也很強，被廣泛應用在數字通信、數據存儲系統中，以滿足對數據傳輸通道可靠性的要求。因此設計一款高性能的RS編解碼器不但具有很大的應用意義，而且具有相當大的經濟價值。 本文首先介紹了線形分組碼及其子碼循環碼、BCH碼的基礎理論知識，重點介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進行，接著介紹了有限域的有關理論?；赗S碼傳統的單倍結構，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實現。其中編碼器基于傳統的線性反饋移位寄存器除法電路并進行八倍并行擴展，譯碼器關鍵方程求解模塊基于修正的歐幾里德算法設計了一種便于硬件實現的脈動關鍵方程求解結構，其他模塊均采用九倍并行實現。由于進行了超前運算、流水線及并行處理，使編解碼的數據吞吐量大為提高，同時延時更小。 本論文設計了C++仿真平臺，并與HDL代碼結果進行了對比驗證。Verilog HDL代碼經過modelsim仿真驗證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進行綜合驗證以及靜態時序分析，綜合軟件為QUATURSⅡ V8．0。驗證及測試表明，本設計在滿足編解碼基本功能的基礎上，能夠實現數據的高吞吐量和低延時傳輸，達到性能指標要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實現方面的研究成果，具有通用性、可移植性，有一定的理論及經濟價值。
上傳時間： 2013-04-24
上傳用戶：思琦琦
介紹了符合CCSDS標準的RS（255，223）碼譯碼器的硬件實現結構。譯碼器采用8位并行時域譯碼算法，主要包括了修正后的無逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級流水線結構實現，減小了譯碼器的時延，提高了譯碼的速率，使用了VHDL語言完成譯碼器的設計與實現。測試表明，該譯碼器性能優良，適用于高速通信。
上傳時間： 2013-10-17
上傳用戶：cc1915
介紹了符合CCSDS標準的RS（255，223）碼譯碼器的硬件實現結構。譯碼器采用8位并行時域譯碼算法，主要包括了修正后的無逆BM迭代譯碼算法，錢搜索算法和Forney算法。采用了三級流水線結構實現，減小了譯碼器的時延，提高了譯碼的速率，使用了VHDL語言完成譯碼器的設計與實現。測試表明，該譯碼器性能優良，適用于高速通信。
上傳時間： 2013-12-13
上傳用戶：yzhl1988
通用異步收發器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時支持短距離和長距離數據傳輸的串行通信接口，被廣泛應用于微機和外設之間的數據交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點是數據傳輸速率比較慢，難以滿足高速率數據傳輸的場合，而更重要的就是它們都具有不可移植性，因此要利用這些芯片來實現PC機和FPGA芯片之間的通信，勢必會增加接口連線的復雜程度以及降低整個系統的穩定性和有效性。 本課題就是針對UART的特點以及FPGA設計具有可移植性的優勢，提出了一種基于FPGA芯片的嵌入式UART設計方法，其中主要包括狀態機的描述形式以及自頂向下的設計方法，利用硬件描述語言來編制UART的各個子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內部，這樣不僅能解決傳統UART芯片的缺點而且同時也使整個系統變得更加具有緊湊性以及可靠性。 本課題所設計的LIART支持標準的RS-232C傳輸協議，主要設計有發送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個獨立的數據緩沖區FIFO模塊。該模塊具有可變的波特率、數據幀長度以及奇偶校驗方式，還有多種中斷源、中斷優先級、較強的抗干擾數據接收能力以及芯片內部自診斷的能力，模塊內分開的接收和發送數據緩沖寄存器能實現全雙工通信。除此之外最重要的是利用IP模塊復用技術設計數據緩沖區FIFO，采用兩種可選擇的數據緩沖模式。這樣既可以應用于高速的數據傳輸環境，也能適合低速的數據傳輸場合，因此可以達到資源利用的最大化。 在具體的設計過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發環境中對各個功能模塊進行綜合優化、仿真驗證以及下載實現。各項數據結果表明，本課題中所設計的UART滿足預期設計目標。
上傳時間： 2013-08-02
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