Cadence Allegro印制電路板設(shè)計(jì)610，作為Allegro系統(tǒng)互連設(shè)計(jì)平臺的一個(gè)600系列產(chǎn)品，是一個(gè)完整的、高性能印制電路板設(shè)計(jì)套件。通過頂尖的技術(shù)，它為創(chuàng)建和編輯復(fù)雜、多層、高速、高密度的印制電路板設(shè)計(jì)提供了一個(gè)交互式、約束驅(qū)動的設(shè)計(jì)環(huán)境。它允許用戶在設(shè)計(jì)過程的任意階段定義、管理和驗(yàn)證關(guān)鍵的高速信號，并能抓住今天最具挑戰(zhàn)性的設(shè)計(jì)問題。Allegro印制電路板設(shè)計(jì)610提高了設(shè)計(jì)效率和縮短設(shè)計(jì)周期,讓你的產(chǎn)品盡快進(jìn)入量產(chǎn)。
標(biāo)簽： Allegro 610 印制 電路板設(shè)計(jì)
上傳時(shí)間： 2013-10-31
上傳用戶：牧羊人8920
Trademarks: Trademarks and service marks of Cadence Design Systems, Inc. (Cadence) contained in
標(biāo)簽： Allegro-Design-Editor-Tutorial_ad e_tut
上傳時(shí)間： 2014-08-09
上傳用戶：龍飛艇
基于CSMC的0.5 μmCMOS工藝，設(shè)計(jì)了一個(gè)高增益、低功耗、恒跨導(dǎo)軌到軌CMOS運(yùn)算放大器，采用最大電流選擇電路作為輸入級，AB類結(jié)構(gòu)作為輸出級。通過cadence仿真，其輸入輸出均能達(dá)到軌到軌，整個(gè)電路工作在3 V電源電壓下，靜態(tài)功耗僅為0.206 mW，驅(qū)動10pF的容性負(fù)載時(shí)，增益高達(dá)100.4 dB，單位增益帶寬約為4.2 MHz，相位裕度為63°。
上傳時(shí)間： 2013-11-04
上傳用戶：xlcky
提出了一種基于gm /ID方法設(shè)計(jì)的可變增益放大器。設(shè)計(jì)基于SMIC90nmCMOS工藝模型，可變增益放大器由一個(gè)固定增益級、兩個(gè)可變增益級和一個(gè)增益控制器構(gòu)成。固定增益級對輸入信號預(yù)放大，以增加VGA最大增益。VGA的增益可變性由兩個(gè)受增益控制器控制的可變增益級實(shí)現(xiàn)。運(yùn)用gm /ID的綜合設(shè)計(jì)方法，優(yōu)化了任意工作范圍內(nèi)，基于gm /ID和VGS關(guān)系的晶體管設(shè)計(jì)，實(shí)現(xiàn)了低電壓低功耗。為得到較寬的增益范圍，應(yīng)用了一種新穎的偽冪指函數(shù)。利用Cadence中spectre工具仿真，結(jié)果表明，在1.2 V的工作電壓下，具有76 dB的增益，控制電壓范圍超過0.8 V，帶寬范圍從34 MHz到183.6 MHz，功耗為0.82 mW。
上傳時(shí)間： 2013-11-10
上傳用戶：笨小孩
本設(shè)計(jì)通過采用分割電容陣列對DAC進(jìn)行優(yōu)化，在減小了D/A轉(zhuǎn)換開關(guān)消耗的能量、提高速度的基礎(chǔ)上，實(shí)現(xiàn)了一款采樣速度為1 MS/s的10-bit單端逐次逼近型模數(shù)轉(zhuǎn)換器。使用cadence spectre 工具進(jìn)行仿真，仿真結(jié)果表明，設(shè)計(jì)的D/A轉(zhuǎn)換器和比較器等電路滿足10-bit A/D 轉(zhuǎn)換的要求，逐次逼近A/D轉(zhuǎn)換器可以正常工作。
上傳時(shí)間： 2013-11-21
上傳用戶：chukeey
設(shè)計(jì)了一種用于高速ADC中的高速高增益的全差分CMOS運(yùn)算放大器。主運(yùn)放采用帶開關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu)，利用增益提高和三支路電流基準(zhǔn)技術(shù)實(shí)現(xiàn)一個(gè)可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運(yùn)放。設(shè)計(jì)基于SMIC 0.25 μm CMOS工藝，在Cadence環(huán)境下對電路進(jìn)行Spectre仿真。仿真結(jié)果表明，在2.5 V單電源電壓下驅(qū)動2 pF負(fù)載時(shí)，運(yùn)放的直流增益可達(dá)到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達(dá)885 V/μs，達(dá)到0.1%的穩(wěn)定精度的建立時(shí)間只需4 ns，共模抑制比153 dB。
標(biāo)簽： CMOS 增益提高 運(yùn)算 放大器設(shè)計(jì)
上傳時(shí)間： 2014-12-23
上傳用戶：jiiszha
schematic常用快捷鍵 x：檢查并存盤 s：存盤 [：縮小 ]：放大 F：整圖居中顯示 u：撤銷上一次操作 Esc：清楚剛鍵入的命令 c：復(fù)制 m：移動
上傳時(shí)間： 2013-11-21
上傳用戶：王楚楚
制作此教程的目的旨在學(xué)習(xí)， 網(wǎng)上也有很多講的比較好的教程，此做并不是想跟他們比什么，希望此教程能對大家學(xué)習(xí)有所幫助。每個(gè)教程講的內(nèi)容不盡相同，希望此教程能夠幫助大家快速學(xué)習(xí)Alitum Designer、PADS 和Cadence。
上傳時(shí)間： 2014-01-14
上傳用戶：q986086481
cadence
標(biāo)簽： Cadence_SPB 16.2 教程
上傳時(shí)間： 2013-11-10
上傳用戶：ddddddd
Cadence入門的很好教程
標(biāo)簽： Cadence_SPB 16.2 PCB 入門教程
上傳時(shí)間： 2013-10-11
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