第 1 章 計算機科學：將抽象機械化........... 11.1 本書主要內容 ........................................... 31.1.1 數據模型 ....................................... 31.1.2 數據結構 ....................................... 41.1.3 算法 ............................................... 41.1.4 基本思路 ....................................... 41.2 本章主要內容 ........................................... 41.3 數據模型 ................................................... 51.3.1 編程語言數據模型........................ 51.3.2 系統軟件的數據模型.................... 61.3.3 電路的數據模型 ........................... 71.3.4 習題 ............................................. 101.4 C語言數據模型....................................... 101.4.1 C語言類型系統........................... 111.4.2 函數 ............................................. 141.4.3 C語言數據模型中的操作........... 141.4.4 數據對象的創建和銷毀.............. 141.4.5 數據的訪問和修改...................... 151.4.6 數據的組合 ................................. 151.4.7 習題 ............................................. 161.5 算法和程序設計 ..................................... 161.5.1 軟件的創建 ................................. 161.5.2 編程風格 ..................................... 171.6 本書中用到的一些C語言約定 ............... 171.7 小結 ......................................................... 191.8 參考文獻 ................................................. 19第 2 章 迭代、歸納和遞歸........................... 202.1 本章主要內容 ......................................... 212.2 迭代 ......................................................... 222.2.1 排序 ............................................. 222.2.2 選擇排序：一種迭代排序算法 ............................................. 232.2.3 習題 ............................................. 272.3 歸納證明 ................................................. 272.3.1 歸納證明為何有效...................... 292.3.2 檢錯碼 ......................................... 302.3.3 習題............................................. 332.4 完全歸納 ................................................. 352.4.1 使用多個依據情況進行歸納...... 352.4.2 驗證完全歸納 ............................. 362.4.3 算術表達式的規范形式 ............. 362.4.4 習題............................................. 402.5 證明程序的屬性 ..................................... 412.5.1 循環不變式 ................................. 412.5.2 while循環的循環不變式 .......... 452.5.3 習題............................................. 462.6 遞歸定義 ................................................. 472.6.1 表達式 ......................................... 492.6.2 平衡圓括號 ................................. 502.6.3 習題............................................. 542.7 遞歸函數 ................................................. 552.8 歸并排序：遞歸的排序算法 ................. 592.8.1 合并............................................. 592.8.2 分割表 ......................................... 622.8.3 排序算法 ..................................... 632.8.4 完整的程序 ................................. 652.8.5 習題............................................. 662.9 證明遞歸程序的屬性 ............................. 672.10 小結....................................................... 692.11 參考文獻 ............................................... 69第 3 章 程序的運行時間............................... 70。。。
標簽： 計算機科學
上傳時間： 2021-11-28
上傳用戶：slq1234567890
產品型號：VK1056B VK1056C 產品品牌：永嘉微電/VINKA 封裝形式：SOP24 SSOP24 產品年份：最新年份 聯 系 人：陳先生 聯 系 QQ：3618885898 聯系手機：18824662436 原廠直銷，工程服務，技術支持，價格最具優勢！ VK1056B/C概述： VK1056B/C 是 56 點、 內存映象和多功能的 LCD 驅動， VK1056B 的軟件配置特性使它適用于多種 LCD 應用場合，包括 LCD 模塊和顯示系統，用于連接主控制器和 VK1056B 的管腳只有 4 條， VK1056B 還有一個節電命令用于降低系統功耗。 特點： ★ 工作電壓：3.0-5.0V ★ 內嵌 256KHz RC oscillator ★ 可外接 32KHz 晶片或 256KHz 頻率源程 ★ 可選擇 1/2,1/3 偏壓，也可選擇 1/2,1/3 1/4 的占空比 ★ 兩種蜂鳴器頻率 ★ 節電命令可用于減少功耗 ★ 內 嵌 時 基 發 生 器 和 看 門 狗 定 時 器（WDT） ★ 8 個時基/看門狗定時器時鐘源 ★ 一個 14X4 的 LCD 驅動器 ★ 一個內嵌的 32X4 位顯示 RAM 內存 ★ 四線串行接口 ★ 內片 LCD 驅動頻率源 ★ 數據模式和命令模式指令 ★ 三種數據訪問模式 ★ 提供 VLCD 腳位可用來調整 LCD 電壓 ★ 此篇產品敘述為功能簡介，如需要完整產品PDF資料可以聯系陳先生索取！
上傳時間： 2021-12-08
上傳用戶：15218646864
include<reg52.h> #define uint unsigned int #define uchar unsigned char uint temp,aa,wang,qian,bai,shi,ge; sbit dula=P2^6; sbit wela=P2^7; uchar code table[]={ 0x3f,0x06,0x5b,0x4f, 0x66,0x6d,0x7d,0x07, 0x7f,0x6f,0x77,0x7c, 0x39,0x5e,0x79,0x71}; void display( uint wang,uint qian,uint bai,uint shi,uint ge); void delay(uint z); void init(); void main() { init();//初始化子程序 while(1) { if(aa==20) { aa=0; temp++; if(temp==99999) { temp=0; } wang=temp/10000; qian=(temp-wang*10000)/1000; bai=(temp-wang*10000-qian*1000)/100; shi=(temp-wang*10000-qian*1000-bai*100)/10; ge=temp%10; } display(wang,qian, bai,shi,ge); } } void delay(uint z) { uint x,y; for(x=z;x>0;x--) for(y=110;y>0;y--); } void display(uint wang,uint qian,uint bai,uint shi,uint ge) { dula=1; P0=table[wang]; dula=0; P0=0xff; wela=1; P0=0xfe; wela=0; delay(1); dula=1; P0=table[qian]; dula=0; P0=0xff; wela=1; P0=0xfd; wela=0; delay(1); dula=1; P0=table[bai]; dula=0; P0=0xff; wela=1; P0=0xfb; wela=0; delay(1); dula=1; P0=table[shi]; dula=0; P0=0xff; wela=1; P0=0xf7; wela=0; delay(1); dula=1; P0=table[ge]; dula=0; P0=0xff; wela=1; P0=0xef; wela=0; delay(1); } void init() { wela=0; dula=0; temp=0; TMOD=0x01; TH0=(65536-50000)/256; TL0=(65536-50000)%256; EA=1; ET0=1; TR0=1; } void timer0() interrupt 1 { TH0=(65536-50000)/256; TL0=(65536-50000)%256; aa++; } include<reg52.h> #define uint unsigned int #define uchar unsigned char uint temp,aa,wang,qian,bai,shi,ge; sbit dula=P2^6; sbit wela=P2^7; uchar code table[]={ 0x3f,0x06,0x5b,0x4f, 0x66,0x6d,0x7d,0x07, 0x7f,0x6f,0x77,0x7c, 0x39,0x5e,0x79,0x71}; void display( uint wang,uint qian,uint bai,uint shi,uint ge); void delay(uint z); void init(); void main() { init();//初始化子程序 while(1) { if(aa==20) { aa=0; temp++; if(temp==99999) { temp=0; } wang=temp/10000; qian=(temp-wang*10000)/1000; bai=(temp-wang*10000-qian*1000)/100; shi=(temp-wang*10000-qian*1000-bai*100)/10; ge=temp%10; } display(wang,qian, bai,shi,ge); } } void delay(uint z) { uint x,y; for(x=z;x>0;x--) for(y=110;y>0;y--); } void display(uint wang,uint qian,uint bai,uint shi,uint ge) { dula=1; P0=table[wang]; dula=0; P0=0xff; wela=1; P0=0xfe; wela=0; delay(1); dula=1; P0=table[qian]; dula=0; P0=0xff; wela=1; P0=0xfd; wela=0; delay(1); dula=1; P0=table[bai]; dula=0; P0=0xff; wela=1; P0=0xfb; wela=0; delay(1); dula=1; P0=table[shi]; dula=0; P0=0xff; wela=1; P0=0xf7; wela=0; delay(1); dula=1; P0=table[ge]; dula=0; P0=0xff; wela=1; P0=0xef; wela=0; delay(1); } void init() { wela=0; dula=0; temp=0; TMOD=0x01; TH0=(65536-50000)/256; TL0=(65536-50000)%256; EA=1; ET0=1; TR0=1; } void timer0() interrupt 1 { TH0=(65536-50000)/256; TL0=(65536-50000)%256; aa++; } include<reg52.h> #define uint unsigned int #define uchar unsigned char uint temp,aa,wang,qian,bai,shi,ge; sbit dula=P2^6; sbit wela=P2^7; uchar code table[]={ 0x3f,0x06,0x5b,0x4f, 0x66,0x6d,0x7d,0x07, 0x7f,0x6f,0x77,0x7c, 0x39,0x5e,0x79,0x71}; void display( uint wang,uint qian,uint bai,uint shi,uint ge); void delay(uint z); void init(); void main() { init();//初始化子程序 while(1) { if(aa==20) { aa=0; temp++; if(temp==99999) { temp=0; } wang=temp/10000; qian=(temp-wang*10000)/1000; bai=(temp-wang*10000-qian*1000)/100; shi=(temp-wang*10000-qian*1000-bai*100)/10; ge=temp%10; } display(wang,qian, bai,shi,ge); } } void delay(uint z) { uint x,y; for(x=z;x>0;x--) for(y=110;y>0;y--); } void display(uint wang,uint qian,uint bai,uint shi,uint ge) { dula=1; P0=table[wang]; dula=0; P0=0xff; wela=1; P0=0xfe; wela=0; delay(1); dula=1; P0=table[qian]; dula=0; P0=0xff; wela=1; P0=0xfd; wela=0; delay(1); dula=1; P0=table[bai]; dula=0; P0=0xff; wela=1; P0=0xfb; wela=0; delay(1); dula=1; P0=table[shi]; dula=0; P0=0xff; wela=1; P0=0xf7; wela=0; delay(1); dula=1; P0=table[ge]; dula=0; P0=0xff; wela=1; P0=0xef; wela=0; delay(1); } void init() { wela=0; dula=0; temp=0; TMOD=0x01; TH0=(65536-50000)/256; TL0=(65536-50000)%256; EA=1; ET0=1; TR0=1; } void timer0() interrupt 1 { TH0=(65536-50000)/256; TL0=(65536-50000)%256; aa++; }
標簽： 矩陣式鍵盤
上傳時間： 2021-12-18
上傳用戶：2590813506
FPGA片內FIFO讀寫測試Verilog邏輯源碼Quartus工程文件+文檔說明，使用 FPGA 內部的 FIFO 以及程序對該 FIFO 的數據讀寫操作。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz時鐘 input rst_n //復位信號，低電平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO寫數據wire wr_en; //FIFO寫使能wire rd_en; //FIFO讀使能wire[15:0] r_data; //FIFO讀數據wire full; //FIFO滿信號 wire empty; //FIFO空信號 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///產生FIFO寫入的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 開始寫FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO滿 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///產生FIFO讀的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO滿, 開始讀FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上傳時間： 2021-12-19
上傳用戶：20125101110
Texas instruments MIPI DSI to eDP converter. Input supports 2 channel, 4 lanes each, up to 1.5GBit/s. Total input bandwidth is 12Gbit/s. Output eDP 1.4 1,2 or 4 lanes up to 5.4Gbit/s. output up to 4096x2304 60fps.
上傳時間： 2021-12-22
上傳用戶：
1. Scope ......................................................................................................................................................................... 12. DDR4 SDRAM Package Pinout and Addressing ....................................................................................................... 22.1 DDR4 SDRAM Row for X4,X8 and X16 ................................................................................................................22.2 DDR4 SDRAM Ball Pitch........................................................................................................................................22.3 DDR4 SDRAM Columns for X4,X8 and X16 ..........................................................................................................22.4 DDR4 SDRAM X4/8 Ballout using MO-207......................................................................................................... 22.5 DDR4 SDRAM X16 Ballout using MO-207.............................................................................................................32.6 Pinout Description ..................................................................................................................................................52.7 DDR4 SDRAM Addressing.....................................................................................................................................73. Functional Description ...............................................................................................................................................83.1 Simplified State Diagram ....................................................................................................................................83.2 Basic Functionality..................................................................................................................................................93.3 RESET and Initialization Procedure .....................................................................................................................103.3.1 Power-up Initialization Sequence .............................................................................................................103.3.2 Reset Initialization with Stable Power ......................................................................................................113.4 Register Definition ................................................................................................................................................123.4.1 Programming the mode registers .............................................................................................................123.5 Mode Register ......................................................................................................................................................134. DDR4 SDRAM Command Description and Operation ............................................................................................. 244.1 Command Truth Table ..........................................................................................................................................244.2 CKE Truth Table ...................................................................................................................................................254.3 Burst Length, Type and Order ..............................................................................................................................264.3.1 BL8 Burst order with CRC Enabled .........................................................................................................264.4 DLL-off Mode & DLL on/off Switching procedure ................................................................................................274.4.1 DLL on/off switching procedure ...............................................................................................................274.4.2 DLL “on” to DLL “off” Procedure ..............................................................................................................274.4.3 DLL “off” to DLL “on” Procedure ..............................................................................................................284.5 DLL-off Mode........................................................................................................................................................294.6 Input Clock Frequency Change ............................................................................................................................304.7 Write Leveling.......................................................................................................................................................314.7.1 DRAM setting for write leveling & DRAM termination function in that mode ............................................324.7.2 Procedure Description .............................................................................................................................334.7.3 Write Leveling Mode Exit .........................................................................................................................34
標簽： DDR4
上傳時間： 2022-01-09
上傳用戶：
本設計方案中，設計思路為圍繞著單片機和燃氣傳感器進行本次硬件系統的設計。其中使用單片機連接著各個設備。燃氣傳感器檢測空氣中被測氣體的濃度，通過A/D轉換器把轉換的數據傳輸到單片機中由單片機進行數據的分析處理，產生相應的報警電路運行。此次報警系統通過信號采集模數轉換模塊收集氣體濃度、然后通過A/D轉換器轉換成數字信號，之后由單片機控制模塊進行分析、在字符顯示模塊進行數據顯示、如果被測氣體超標激活聲光報警模塊進行報警和然后在進行安全保護模塊。Abstract........................................................21 緒論1.1 課題研究的目的以及研究意義.................................31.2 燃氣煙霧報警器的國內外現狀.................................31.3 燃氣報警器的發展趨勢.......................................41.4 本文主要研究內容...........................................42 總體方案設計2.1 系統總體方案設計...........................................6
上傳時間： 2022-01-28
上傳用戶：qingfengchizhu
ALG技術白皮書1 概述 1.1 產生背景 在應用層協議中，有很多協議都包含多通道的信息，比如多媒體協議（H.323、 SIP等）、FTP、SQLNET等。這種多通道的應用需要首先在控制通道中對后續數 據通道的地址和端口進行協商，然后根據協商結果創建多個數據通道連接。在NAT 的實際應用過程中，NAT僅對網絡層報文的報文頭進行IP地址的識別和轉換，對于 應用層協議協商過程中報文載荷攜帶的地址信息則無法進行識別和轉換，因此在有 NAT處理的組網方案中，NAT利用ALG技術可以對多通道協議進行應用層的報文信 息的解析和地址轉換，保證應用層上通信的正確性。 在傳統的包過濾防火墻中，也會遇到類似問題。由于包過濾防火墻是基于IP包中的 源地址、目的地址、源端口和目的端口來判斷是否允許包通過，這種基于靜態IP包 頭的匹配雖然可以允許或者拒絕特定的應用層服務，但無法理解服務的上下文會 話，而且對于多通道的應用層協議，其數據通道是動態協商的，無法預先知道數據 通道的地址和端口，無法制定完善的安全策略。ASPF利用ALG技術便可以解決包 過濾防火墻遇到的問題，實現對多通道應用協議的動態檢測。 綜上所述，ALG和NAT、ASPF特性的配合使用，可以解決這些特性遇到的應用層 協議的多通道問題，進而可以協助網絡設備實現整體的網絡安全解決方案。 1.2 技術優點 ALG和NAT、ASPF等特性配合使用，為內部網絡和外部網絡之間的通信提供基于 應用的訪問控制，具有以下優點： z ALG 統一對各應用層協議報文進行解析處理，避免了 NAT、ASPF 特性對同 一類報文應用層協議的重復解析，可以有效提高報文轉發效率。 z ALG 的狀態檢測是基于應用層協議的，能夠監聽每一個應用的每
標簽： alg
上傳時間： 2022-02-28
上傳用戶：20125101110
華為AI安全白皮書2018-cn近年來，隨著海量數據的積累、計算能力的發展、機器學習方法與系統的持續創新與演進，諸如圖像識別、語音識 別、自然語言翻譯等人工智能技術得到普遍部署和廣泛應用。越來越多公司都將增大在AI的投入，將其作為業務發展 的重心。華為全球產業愿景預測：到2025年，全球將實現1000億聯接，覆蓋77%的人口；85%的企業應用將部署到 云上；智能家庭機器人將進入12%的家庭，形成千億美元的市場。 人工智能技術的發展和廣泛的商業應用充分預示著一個萬物智能的社會正在快速到來。1956年，麥卡錫、明斯基、 香農等人提出“人工智能”概念。60年后的今天，伴隨著谷歌DeepMind開發的圍棋程序AlphaGo戰勝人類圍棋冠 軍，人工智能技術開始全面爆發。如今，芯片和傳感器的發展使“+智能”成為大勢所趨：交通+智能，最懂你的 路；醫療+智能，最懂你的痛；制造+智能，最懂你所需。加州大學伯克利分校的學者們認為人工智能在過去二十年 快速崛起主要歸結于如下三點原因[1]：1）海量數據：隨著互聯網的興起，數據以語音、視頻和文字等形式快速增 長；海量數據為機器學習算法提供了充足的營養，促使人工智能技術快速發展。2）高擴展計算機和軟件系統：近 年來深度學習成功主要歸功于新一波的CPU集群、GPU和TPU等專用硬件和相關的軟件平臺。3）已有資源的可獲得 性：大量的開源軟件協助處理數據和支持AI相關工作，節省了大量的開發時間和費用；同時許多云服務為開發者提供 了隨時可獲取的計算和存儲資源。 在機器人、虛擬助手、自動駕駛、智能交通、智能制造、智慧城市等各個行業，人工智能正朝著歷史性時刻邁進。谷 歌、微軟、亞馬遜等大公司紛紛將AI作為引領未來的核心發展戰略。2017年谷歌DeepMind升級版的AlphaGo Zero橫 空出世；它不再需要人類棋譜數據，而是進行自我博弈，經過短短3天的自我訓練就強勢打敗了AlphaGo。AlphaGo Zero能夠發現新知識并發展出打破常規的新策略，讓我們看到了利用人工智能技術改變人類命運的巨大潛能。 我們現在看到的只是一個開始；未來，將會是一個全聯接、超智能的世界。人工智能將為人們帶來極致的體驗，將 積極影響人們的工作和生活，帶來經濟的繁榮與發展。
上傳時間： 2022-03-06
上傳用戶：
華為硬件工程師手冊 159頁 1M 超清書簽版第一節 硬件開發過程簡介 §1.1.1 硬件開發的基本過程 產品硬件項目的開發，首先是要明確硬件總體需求情況，如 CPU 處理能力、 存儲容量及速度，I/O 端口的分配、接口要求、電平要求、特殊電路（厚膜等） 要求等等。其次，根據需求分析制定硬件總體方案，尋求關鍵器件及電咱的技術 資料、技術途徑、技術支持，要比較充分地考慮技術可能性、可靠性以及成本控 制，并對開發調試工具提出明確的要求。關鍵器件索取樣品。第三、總體方案確 定后，作硬件和單板軟件的詳細設計，包括繪制硬件原理圖、單板軟件功能框圖 及編碼、PCB 布線，同時完成開發物料清單、新器件編碼申請、物料申領。第 四，領回 PCB 板及物料后由焊工焊好 1～2 塊單板，作單板調試，對原理設計中 的各功能進行調測，必要時修改原理圖并作記錄。第五，軟硬件系統聯調，一般 的單板需硬件人員、單板軟件人員的配合，特殊的單板（如主機板）需比較大型 軟件的開發，參與聯調的軟件人員更多。一般地，經過單板調試后在原理及 PCB 布線方面有些調整，需第二次投板。第六，內部驗收及轉中試，硬件項目完成開 發過程。 §1.1.2 硬件開發的規范化 上節硬件開發的基本過程應遵循硬件開發流程規范文件執行，不僅如此，硬 件開發涉及到技術的應用、器件的選擇等，必須遵照相應的規范化措施才能達到 質量保障的要求。這主要表現在，技術的采用要經過總體組的評審，器件和廠家 的選擇要參照物料認證部的相關文件，開發過程完成相應的規定文檔，另外，常 用的硬件電路（如 ID.WDT）要采用通用的標準設計。 第二節 硬件工程師職責與基本技能 §1.2.1 硬件工程師職責 一個技術領先、運行可靠的硬件平臺是公司產品質量的基礎，硬件
上傳時間： 2022-03-13
上傳用戶：jiabin
