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2MHZ

  • EM78單片機與24Cxx / 85Cxx 串行CMOS EEPROM接口I2C總線讀/寫的程序 ** (所有時隙均基于2MHZ晶體震蕩器頻率)

    EM78單片機與24Cxx / 85Cxx 串行CMOS EEPROM接口I2C總線讀/寫的程序 ** (所有時隙均基于2MHZ晶體震蕩器頻率)

    標簽: Cxx EEPROM 2MHZ CMOS

    上傳時間: 2013-12-26

    上傳用戶:ynsnjs

  • 自制完全成功!!!!ADC0809時鐘直接使用AT89C51的ALE信號2MHZ P1口段碼,P2.0-3位碼(P2.0為最右邊數(shù)碼管的位碼) P0口數(shù)據(jù)輸入 通道0輸入,ADC0809中ST和A

    自制完全成功!!!!ADC0809時鐘直接使用AT89C51的ALE信號2MHZ P1口段碼,P2.0-3位碼(P2.0為最右邊數(shù)碼管的位碼) P0口數(shù)據(jù)輸入 通道0輸入,ADC0809中ST和ALE---P3.0,EOC---P3.2,CLK---ALE.OE---P3.1*/

    標簽: 0809 ADC 2.0 2MHZ

    上傳時間: 2015-09-12

    上傳用戶:qoovoop

  • 用verilog設(shè)計密勒解碼器 一、題目: 設(shè)計一個密勒解碼器電路 二、輸入信號: 1. DIN:輸入數(shù)據(jù) 2. CLK:頻率為2MHZ的方波

    用verilog設(shè)計密勒解碼器 一、題目: 設(shè)計一個密勒解碼器電路 二、輸入信號: 1. DIN:輸入數(shù)據(jù) 2. CLK:頻率為2MHZ的方波,占空比為50% 3. RESET:復位信號,低有效 三、輸入信號說明: 輸入數(shù)據(jù)為串行改進密勒碼,每個碼元持續(xù)時間為8μs,即16個CLK時鐘;數(shù)據(jù)流是由A、B、C三種信號組成; A:前8個時鐘保持“1”,接著5個時鐘變?yōu)椤?”,最后3個時鐘為“1”。 B:在整個碼元持續(xù)時間內(nèi)都沒有出現(xiàn)“0”,即連續(xù)16個時鐘保持“1”。 C:前5個時鐘保持“0”,后面11個時鐘保持“1”。 改進密勒碼編碼規(guī)則如下: 如果碼元為邏輯“1”,用A信號表示。 如果碼元為邏輯“0”,用B信號表示,但以下兩種特例除外:如果出現(xiàn)兩個以上連“0”,則從第二個“0”起用C信號表示;如果在“通信起始位”之后第一位就是“0”,則用C信號表示,以下類推; “通信起始位”,用C信號表示; “通信結(jié)束位”,用“0”及緊隨其后的B信號表示。 “無數(shù)據(jù)”,用連續(xù)的B信號表示。

    標簽: verilog 2MHZ DIN CLK

    上傳時間: 2013-12-02

    上傳用戶:wang0123456789

  • 使用AD9852 實現(xiàn)的10~12.2MHZ 跳頻源使用AD9852 實現(xiàn)的10~12.2MHZ 跳頻源

    使用AD9852 實現(xiàn)的10~12.2MHZ 跳頻源使用AD9852 實現(xiàn)的10~12.2MHZ 跳頻源

    標簽: 9852 12.2 MHz AD

    上傳時間: 2016-02-22

    上傳用戶:sk5201314

  • 2MHZ的數(shù)據(jù)時鐘恢復電路

    2MHZ的數(shù)據(jù)時鐘恢復電路,包括鑒相器、分頻器及濾波器

    標簽: 2MHZ 數(shù)據(jù) 時鐘恢復 電路

    上傳時間: 2013-12-26

    上傳用戶:電子世界

  • 基于s3c9454茶具泡茶定時器程序。S3F9454,FOSC=3.2MHZ .include "s3c9454.reg

    基于s3c9454茶具泡茶定時器程序。S3F9454,FOSC=3.2MHZ .include "s3c9454.reg

    標簽: 9454 s3c9454 include FOSC

    上傳時間: 2014-01-12

    上傳用戶:dianxin61

  • 設(shè)計了一個最高可測2MHZ頻率的頻率計

    設(shè)計了一個最高可測2MHZ頻率的頻率計,已經(jīng)運行過了,情況良好

    標簽: 2MHZ 頻率 頻率計

    上傳時間: 2013-11-30

    上傳用戶:標點符號

  • 基于FPGA的DQPSK調(diào)制解調(diào)器研究與設(shè)計

    本課題對DQPSK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn)進行了比較全面的研究,利用DQPSK調(diào)制技術(shù)實現(xiàn)了碼速200Kbps的調(diào)制器。調(diào)制載頻3.2MHZ、帶寬180KHz、帶外抑制大于45dB,調(diào)制器設(shè)計達到預定要求。解調(diào)器硬件完成,軟件未全部實現(xiàn),但完成了CIC濾波器、載波跟蹤環(huán)、位定時同步、并串轉(zhuǎn)換等幾個關(guān)鍵模塊的設(shè)計。對解調(diào)器做了實驗測試,驗證了相關(guān)模塊設(shè)計的正確性,解調(diào)器中重要的載波同步功能已能實現(xiàn)。 在本文中,主要介紹了DQPSK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn)。著重對差分編解碼、成形濾波器、Costas載波跟蹤環(huán)以及CIC濾波器進行了詳細敘述,對硬件設(shè)計則做了簡要的說明,給出了主要電路圖和實物圖。 在重要設(shè)計環(huán)節(jié)上,文中進行了比較細致的Matlab仿真及System View仿真,并給出了相關(guān)分析與說明。最后,采用VHDL 硬件描述語言對系統(tǒng)進行了設(shè)計與實現(xiàn)。文中對位定時同步以及CIC濾波器的可變速設(shè)計做了創(chuàng)新與改進。

    標簽: DQPSK FPGA 調(diào)制解調(diào)器

    上傳時間: 2013-05-22

    上傳用戶:michael52

  • AD芯片大全

    AD系列芯片 1.模數(shù)轉(zhuǎn)換器 AD1380JD 16位 20us高性能模數(shù)轉(zhuǎn)換器(民用級) AD1380KD 16位 20us高性能模數(shù)轉(zhuǎn)換器(民用級) AD1671JQ 12位 1.25MHz采樣速率 帶寬2MHZ模數(shù)轉(zhuǎn)換器(民用級) AD1672AP 12位 3MHz采樣速率 帶寬20MHz單電源模數(shù)轉(zhuǎn)換器(工業(yè)級) AD1674JN 12位 100KHz采樣速率 帶寬500KHz模數(shù)轉(zhuǎn)換器(民用級) AD1674AD 12位 100KHz采樣速率 帶寬500KHz模數(shù)轉(zhuǎn)換器(工業(yè)級)

    標簽: AD芯片

    上傳時間: 2013-05-19

    上傳用戶:ljmwh2000

  • 超聲脈沖功率放大及接收模塊

    本模塊的脈沖功率發(fā)射電路主要集成了超聲傳感器的前置功率放大驅(qū)動電路,它與匹配變壓器相連后可直接驅(qū)動超聲換能器產(chǎn)生超聲波。通過改變MCU輸出脈沖的頻率,該驅(qū)動模塊可以產(chǎn)生從20KHz~2MHZ 的頻率,這個頻段基本涵蓋了目前常見的超聲波應(yīng)用頻段。模塊的供電范圍為12V~24V,工作溫度為工業(yè)級-40~+85oC,輸出脈沖功率可調(diào),最高可達300w,輸出阻抗為25mΩ。本模塊中的超聲脈沖驅(qū)動電路基本可以滿足目前國內(nèi)所有超聲脈沖功率發(fā)射的常規(guī)應(yīng)用要求。接收部分電路主要提供的對接收到的信號進行濾波放大,可根據(jù)不同的應(yīng)用需要調(diào)整接收部分的濾波頻帶和放大倍數(shù),它的輸入噪聲在輸入信號頻率為500kHz 的時候可低至50uV,對于接收信號特別微弱的應(yīng)用場合,如超聲波氣體流量計和超聲物位計中將有良好的表現(xiàn)。

    標簽: 超聲脈沖 功率 放大 接收模塊

    上傳時間: 2013-06-19

    上傳用戶:zmy123

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