利用EDA工具和硬件描述語(yǔ)言（HDL），根據(jù)產(chǎn)品的特定要求設(shè)計(jì)性能價(jià)格比高的片上系統(tǒng)，是目前國(guó)際上廣泛使用的方法。與傳統(tǒng)的設(shè)計(jì)方法不同，在設(shè)計(jì)開(kāi)始階段并不一定需要具體的單片微控制器（MCU）和開(kāi)發(fā)系統(tǒng)(仿真器)以及帶有外圍電路的線路板來(lái)進(jìn)行調(diào)試，所需要的只是由集成電路制造廠家提供的用HDL描述的MCU核和各種外圍器件的HDL模塊。設(shè)計(jì)人員在EDA工具提供的虛擬環(huán)境下，不但可以編寫(xiě)和調(diào)試匯編程序，也可以用HDL設(shè)計(jì)、仿真和調(diào)試具有自己特色的快速算法電路和接口，并通過(guò)綜合和布線工具自動(dòng)轉(zhuǎn)換為電路結(jié)構(gòu)，與制造廠家的單元庫(kù)、宏庫(kù)及硬核對(duì)應(yīng)起來(lái)，通過(guò)仿真驗(yàn)證后，即可投片制成專用的片上系統(tǒng)（SOC)集成電路。
標(biāo)簽： EDA HDL 硬件描述語(yǔ)言
上傳時(shí)間： 2015-09-05
上傳用戶：cmc_68289287
verilog HDL 編寫(xiě)的PWM，是初學(xué)CPLD者入門(mén)Z資源，epm7128stc100-10
標(biāo)簽： verilog HDL PWM 編寫(xiě)
上傳時(shí)間： 2015-09-05
上傳用戶：gdgzhym
Verilog HDL硬件描述語(yǔ)言 01簡(jiǎn)介.PDF 02HDL指南.PDF 03語(yǔ)言要素.PDF 04表達(dá)式.PDF 05門(mén)電平模型化.PDF 06用戶定義原語(yǔ).PDF 07數(shù)據(jù)流模型化.PDF 08行為建模.PDF 09結(jié)構(gòu)建模.PDF 10其它論題.PDF 11驗(yàn)證.PDF 12建模實(shí)例.PDF 13語(yǔ)法參考.PDF
上傳時(shí)間： 2013-12-28
上傳用戶：Andy123456
王金明的Verilog HDL程序集合，包含各個(gè)常用的程序
上傳時(shí)間： 2013-11-26
上傳用戶：星仔
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器 9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 9.1.2 流程圖的設(shè)計(jì) 9.1.3 系統(tǒng)功能描述 9.1.4 邏輯框圖 9.1.5 延時(shí)模塊的詳細(xì)描述及仿真 9.1.6 功能模塊Verilog-HDL描述的模塊化方法 9.1.7 輸入檢測(cè)模塊的詳細(xì)描述及仿真 9.1.8 計(jì)數(shù)模塊的詳細(xì)描述 9.1.9 可編程單脈沖發(fā)生器的系統(tǒng)仿真 9.1.10 可編程單脈沖發(fā)生器的硬件實(shí)現(xiàn) 9.1.11 關(guān)于電路設(shè)計(jì)中常用的幾個(gè)有關(guān)名詞
標(biāo)簽： Verilog-HDL 9.1 功能描述
上傳時(shí)間： 2015-09-16
上傳用戶：chfanjiang
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 9.2.1 LCD顯示單元的工作原理 9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 9.2.5 task的使用方法 9.2.6 for循環(huán)語(yǔ)句的使用方法 9.2.7 二進(jìn)制數(shù)轉(zhuǎn)換BCD碼的硬件實(shí)現(xiàn) 9.2.8 可編程單脈沖發(fā)生器與顯示單元的接口 9.2.9 具有LCD顯示單元的可編程單脈沖發(fā)生器的硬件實(shí)現(xiàn) 9.2.10 編譯指令-"文件包含"處理的使用方法
標(biāo)簽： Verilog-HDL LCD 9.2 顯示單元
上傳時(shí)間： 2014-06-23
上傳用戶：xc216
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 9.3.1 脈沖計(jì)數(shù)器的工作原理 9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.3.3 parameter的使用方法 9.3.4 repeat循環(huán)語(yǔ)句的使用方法 9.3.5 系統(tǒng)函數(shù)$random的使用方法 9.3.6 脈沖計(jì)數(shù)器的Verilog-HDL描述 9.3.7 特定脈沖序列的發(fā)生 9.3.8 脈沖計(jì)數(shù)器的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-HDL parameter 9.3 硬件電路
上傳時(shí)間： 2013-12-14
上傳用戶：jeffery
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測(cè)量與顯示 9.4.1 脈沖頻率的測(cè)量原理 9.4.2 頻率計(jì)的工作原理 9.4.3 頻率測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.4.4 while循環(huán)語(yǔ)句的使用方法 9.4.5 門(mén)控信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.4.6 頻率計(jì)的Verilog-HDL描述 9.4.7 頻率計(jì)的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-HDL 9.4 脈沖 頻率
上傳時(shí)間： 2013-12-01
上傳用戶：frank1234
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.5 脈沖周期的測(cè)量與顯示 9.5.1 脈沖周期的測(cè)量原理 9.5.2 周期計(jì)的工作原理 9.5.3 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.5.4 forever循環(huán)語(yǔ)句的使用方法 9.5.5 disable禁止語(yǔ)句的使用方法 9.5.6 時(shí)標(biāo)信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.5.7 周期計(jì)的Verilog-HDL描述 9.5.8 周期計(jì)的硬件實(shí)現(xiàn) 9.5.9 周期測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn)之二 9.5.10 改進(jìn)型周期計(jì)的Verilog-HDL描述 9.5.11 改進(jìn)型周期計(jì)的硬件實(shí)現(xiàn) 9.5.12 兩種周期計(jì)的對(duì)比
標(biāo)簽： Verilog-HDL 周期 9.5 脈沖
上傳時(shí)間： 2015-09-16
上傳用戶：皇族傳媒
基于Verilog-HDL的硬件電路的實(shí)現(xiàn) 9.6 脈沖高電平和低電平持續(xù)時(shí)間的測(cè)量與顯示 9.6.1 脈沖高電平和低電平持續(xù)時(shí)間測(cè)量的工作原理 9.6.2 高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.3 改進(jìn)型高低電平持續(xù)時(shí)間測(cè)量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.4 begin聲明語(yǔ)句的使用方法 9.6.5 initial語(yǔ)句和always語(yǔ)句的使用方法 9.6.6 時(shí)標(biāo)信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.6.7 脈沖高低電平持續(xù)時(shí)間測(cè)量的Verilog-HDL描述 9.6.8 脈沖高低電平持續(xù)時(shí)間測(cè)量的硬件實(shí)現(xiàn)
標(biāo)簽： Verilog-HDL 低電平 9.6 時(shí)間測(cè)量
上傳時(shí)間： 2013-11-30
上傳用戶：chenlong
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
