PCB LAYOUT技術(shù)大全---初學(xué)者必看！
PROTEL相關(guān)疑問
1.原理圖常見錯誤：
（1）ERC報告管腳沒有接入信號：
a. 創(chuàng)建封裝時給管腳定義了I/O屬性;
b.創(chuàng)建元件或放置元件時修改了不一致的grid屬性,管腳與線沒有連上;
c. 創(chuàng)建元件時pin方向反向,必須非pin name端連線。
（2）元件跑到圖紙界外：沒有在元件庫圖表紙中心創(chuàng)建元件。
（3）創(chuàng)建的工程文件網(wǎng)絡(luò)表只能部分調(diào)入pcb：生成netlist時沒有選擇為global。
（4）當(dāng)使用自己創(chuàng)建的多部分組成的元件時,千萬不要使用annotate.
2.PCB中常見錯誤：
（1）網(wǎng)絡(luò)載入時報告NODE沒有找到：
a. 原理圖中的元件使用了pcb庫中沒有的封裝;
b. 原理圖中的元件使用了pcb庫中名稱不一致的封裝;
c. 原理圖中的元件使用了pcb庫中pin number不一致的封裝。如三極管：sch中pin number 為e,b,c, 而pcb中為1,2,3。
標(biāo)簽：
LAYOUT
PCB
初學(xué)者
上傳時間：
2013-10-20
上傳用戶：kbnswdifs
prolog 找路例子程序：
=== === === === === ===
Part 1-Adding connections
Part 2-Simple Path
example
| ?- path1(a,b,P,T).
will produce the response:
T = 15
P = [a,b] ?
Part 3 - Non-repeating path
As an example, the query:
?- path2(a,h,P,T).
will succeed and may produce the bindings:
P = [a,depot,b,d,e,f,h]
T = 155
Part 4 - Generating a path below a cost threshold
As an example, the query:
?- path_below_cost(a,[a,b,c,d,e,f,g,h],RS,300).
returns:
RS = [a,b,depot,c,d,e,g,f,h] ?
RS = [a,c,depot,b,d,e,g,f,h] ?
no
==================================
標(biāo)簽：
Part
connections
example
prolog
上傳時間：
2015-04-24
上傳用戶：ljt101007
