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ATCA標(biāo)準(zhǔn)

51單片機驅動步進電機(含電路圖和C語言源程序代碼)

51單片機驅動步進電機(含電路圖和源程序代碼）源程序:stepper.c stepper.hex /* * STEPPER.C * sweeping stepper's rotor cw and cww 400 steps * Copyright (c) 1999 by W.Sirichote */ ＃i nclude c:\mc5151io.h /* include i/o header file */ ＃i nclude c:\mc5151reg.h register unsigned char j,flag1,temp; register unsigned int cw_n,ccw_n; unsigned char step[8]={0x80,0xc0,0x40,0x60,0x20,0x30,0x10,0x90} #define n 400 /* flag1 mask byte 0x01 run cw() 0x02 run ccw() */

標簽： 51單片機驅動步進電機 C語言

上傳時間： 2013-11-09

上傳用戶：釣鰲牧馬
數(shù)字陷波器的設計

陷波器是無限沖擊響應(IIR)數(shù)字濾波器，該濾波器可以用以下常系數(shù)線性差分方程表示：ΣΣ==−−−=MiNiiiinybinxany01)()()( (1)式中： x(n)和y(n)分別為輸人和輸出信號序列；和為濾波器系數(shù)。 iaib對式(1)兩邊進行z變換，得到數(shù)字濾波器的傳遞函數(shù)為： ΠΠΣΣ===−=−−−==NiiMiiNiiiMiiipzzzzbzazH1100)()()( (2)式中：和分別為傳遞函數(shù)的零點和極點。 izip由傳遞函數(shù)的零點和極點可以大致繪出頻率響應圖。在零點處，頻率響應出現(xiàn)極小值；在極點處，頻率響應出現(xiàn)極大值。因此可以根據(jù)所需頻率響應配置零點和極點，然后反向設計帶陷數(shù)字濾波器。考慮一種特殊情況，若零點在第1象限單位圓上，極點在單位圓內靠近零點的徑向上。為了防止濾波器系數(shù)出現(xiàn)復數(shù)，必須在z平面第4象限對稱位置配置相應的共軛零點、共軛極點。 izip∗iz∗ip這樣零點、極點配置的濾波器稱為單一頻率陷波器，在頻率ωo處出現(xiàn)凹陷。而把極點設置在零的的徑向上距圓點的距離為l-μ處，陷波器的傳遞函數(shù)為： ))1()()1(())(()(2121zzzzzzzzzHμμ−−−−−−= (3)式(3)中μ越小，極點越靠近單位圓，則頻率響應曲線凹陷越深，凹陷的寬度也越窄。當需要消除窄帶干擾而不能對其他頻率有衰減時，陷波器是一種去除窄帶干擾的理想數(shù)字濾波器。當要對幾個頻率同時進行帶陷濾波時，可以按(2)式把幾個單獨頻率的帶陷濾波器(3)式串接在一起。一個例子：設有一個輸入，它

標簽： 數(shù)字陷波器

上傳時間： 2013-10-18

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XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接

XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems

標簽： XAPP FPGA Bank 520

上傳時間： 2013-11-19

上傳用戶：yyyyyyyyyy
采用高速串行收發(fā)器Rocket I/O實現(xiàn)數(shù)據(jù)率為2.5 G

摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業(yè)界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標準的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點到點串行數(shù)據(jù)傳輸, 同時其可擴展的帶寬, 為系統(tǒng)設計人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導致系統(tǒng)資源的浪費。本文提出的設計方案可以改進Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。

標簽： Rocket 2.5 高速串行收發(fā)器

上傳時間： 2013-11-06

上傳用戶：smallfish
ATCA硬件介紹

ATCA

標簽： ATCA 硬件

上傳時間： 2013-10-08

上傳用戶：kang1923
應用于MIMO系統(tǒng)的天線選擇新算法

提出一種在接收端結合最大比合并的發(fā)送天線選擇新算法。該算法中，發(fā)送端從N個可用天線中選擇信道增益最佳的L個天線，而接收端不進行天線選擇并進行最大比合并(MRC)。并對該算法在準靜態(tài)瑞利衰落信道的成對差錯(PEP)性能進行了深入地分析。理論分析和仿真試驗證明。盡管發(fā)送端天線選擇對MIMO系統(tǒng)的分級階數(shù)會造成一定程度的損傷，但同不進行天線選擇O‘M)相比，應用該算法仍能獲得較大的分級增益，并能明顯提高相同頻譜效率和相同分集階效條件下空時碼的性能。

標簽： MIMO 應用于天線

上傳時間： 2013-10-11

上傳用戶：a296386173
第14章源代碼控制

當許多編程人員從事這項工作但又不使用源代碼管理工具時，源代碼管理幾乎不可能進行。Visual SourceSafe是Visual Basic的企業(yè)版配備的一個工具，不過這個工具目的是為了保留一個內部應用版本，不向公眾發(fā)布（應當說明的是，M i c r o s o f t并沒有開發(fā)Visual SourceSafe，它是M i c r o s o f t公司買來的）。雖然Visual SourceSafe有幫助文本可供參考，但該程序的一般運行情況和在生產環(huán)境中安裝 Visual SourceSafe的進程都沒有詳細的文字說明。另外，Visual SourceSafe像大多數(shù)M i c r o s o f t應用程序那樣經(jīng)過了很好的修飾，它包含的許多功能特征和物理特征都不符合 Microsoft Wi n d o w s應用程序的標準。例如，Visual SourceSafe的三個組件之一（Visual SourceSafe Administrator）甚至連F i l e菜單都沒有。另外，許多程序的菜單項不是放在最合適的菜單上。在程序開發(fā)環(huán)境中實現(xiàn)Visual SourceSafe時存在的復雜性，加上它的非標準化外觀和文檔資料的不充分，使得許多人無法實現(xiàn)和使用 Visual SourceSafe。許多人甚至沒有試用 Vi s u a l S o u r c e S a f e的勇氣。我知道許多高水平技術人員無法啟動Visual SourceSafe并使之運行，其中有一位是管理控制系統(tǒng)項目師。盡管如此，Visual SourceSafe仍然不失為一個很好的工具，如果你花點時間將它安裝在你的小組工作環(huán)境中，你一定會為此而感到非常高興。在本章中我并不是為你提供一些指導原則來幫助你創(chuàng)建更好的代碼，我的目的是告訴你如何使用工具來大幅度減少管理大型項目和開發(fā)小組所需的資源量，這個工具能夠很容易處理在沒有某種集成式解決方案情況下幾乎無法處理的各種問題。

標簽： 源代碼控制

上傳時間： 2013-10-24

上傳用戶：lgd57115700
XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接

XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems

標簽： XAPP FPGA Bank 520

上傳時間： 2013-11-06

上傳用戶：wentianyou
采用高速串行收發(fā)器Rocket I/O實現(xiàn)數(shù)據(jù)率為2.5 G

摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業(yè)界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標準的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點到點串行數(shù)據(jù)傳輸, 同時其可擴展的帶寬, 為系統(tǒng)設計人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會導致系統(tǒng)資源的浪費。本文提出的設計方案可以改進Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。

標簽： Rocket 2.5 高速串行收發(fā)器

上傳時間： 2013-10-13

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pcb layout規(guī)則

LAYOUT REPORT .............. 1 目錄.................. 1 1. PCB LAYOUT 術語解釋(TERMS)......... 2 2. Test Point : ATE 測試點供工廠ICT 測試治具使用............ 2 3. 基準點 (光學點) -for SMD:........... 4 4. 標記 (LABEL ING)......... 5 5. VIA HOLE PAD................. 5 6. PCB Layer 排列方式...... 5 7.零件佈置注意事項 (PLACEMENT NOTES)............... 5 8. PCB LAYOUT 設計............ 6 9. Transmission Line ( 傳輸線 )..... 8 10.General Guidelines – 跨Plane.. 8 11. General Guidelines – 繞線....... 9 12. General Guidelines – Damping Resistor. 10 13. General Guidelines - RJ45 to Transformer................. 10 14. Clock Routing Guideline........... 12 15. OSC & CRYSTAL Guideline........... 12 16. CPU

標簽： layout pcb

上傳時間： 2013-10-29

上傳用戶：1234xhb