用Verilog HDL實(shí)現(xiàn)I2C總線功能
上傳時(shí)間： 2013-11-05
上傳用戶：sssl
硬件描述語(yǔ)言HDL的現(xiàn)狀與發(fā)展
標(biāo)簽： HDL 硬件描述語(yǔ)言 發(fā)展
上傳時(shí)間： 2013-11-10
上傳用戶：sunshie
《Verilog HDL程序設(shè)計(jì)與實(shí)踐》系統(tǒng)講解了Verilog HDL的基本語(yǔ)法和高級(jí)應(yīng)用技巧，對(duì)于每個(gè)知識(shí)點(diǎn)都按照開門見山、自頂向下的方式來(lái)組織內(nèi)容，在介紹相關(guān)知識(shí)點(diǎn)之前，先告訴讀者其出現(xiàn)的背景、本質(zhì)特征以及應(yīng)用場(chǎng)景，讓讀者不僅掌握基本語(yǔ)法，還能夠獲得深層次理解。從結(jié)構(gòu)上講，《Verilog HDL程序設(shè)計(jì)與實(shí)踐》以Verilog HDL的各方面開發(fā)為主線，遵照硬件應(yīng)用系統(tǒng)開發(fā)的基本步驟和思路進(jìn)行詳細(xì)講解，并穿插介紹ISE開發(fā)工具的操作技巧與注意事項(xiàng)，具備很強(qiáng)的可讀性、指導(dǎo)性和實(shí)用性。
標(biāo)簽： Verilog HDL 程序設(shè)計(jì)
上傳時(shí)間： 2013-11-21
上傳用戶：silenthink
Verilog HDL入門教程
上傳時(shí)間： 2013-11-19
上傳用戶：masochism
本文簡(jiǎn)單探討了verilog HDL設(shè)計(jì)中的可綜合性問(wèn)題，適合HDL初學(xué)者閱讀 用組合邏輯實(shí)現(xiàn)的電路和用時(shí)序邏輯實(shí)現(xiàn)的 電路要分配到不同的進(jìn)程中。 不要使用枚舉類型的屬性。 Integer應(yīng)加范圍限制。 通常的可綜合代碼應(yīng)該是同步設(shè)計(jì)。 避免門級(jí)描述，除非在關(guān)鍵路徑中。
標(biāo)簽： HDL 綜合設(shè)計(jì)
上傳時(shí)間： 2013-11-18
上傳用戶：swaylong
這篇文章討論了不同HDL代碼的編寫方式，對(duì)綜合結(jié)果的影響。閱讀本文對(duì)深入了解綜合工具和提高HDL的編寫水平有不少幫助，原文時(shí)針對(duì)Synopsys的綜合軟件論述的，但對(duì)所有綜合軟件，都有普遍的借鑒意義
標(biāo)簽： Synthesis Coding Styles Guide
上傳時(shí)間： 2014-01-11
上傳用戶：亞亞娟娟123
針對(duì)Virtex-6 給出了HDL設(shè)計(jì)指南，其中，賽靈思為每個(gè)設(shè)計(jì)元素給出了四個(gè)設(shè)計(jì)方案元素，并給出了Xilinx認(rèn)為是最適合你的解決方案。這4個(gè)方案包括：實(shí)例，推理，CORE Generator或者其他Wizards，宏支持.
標(biāo)簽： Virtex HDL 設(shè)計(jì)指南
上傳時(shí)間： 2015-01-02
上傳用戶：pinksun9
本文利用Verilog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過(guò)Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過(guò)下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。 關(guān)鍵詞：Verilog HDL；硬件描述語(yǔ)言；FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog HDL；hardware description language；FPGA
標(biāo)簽： Verilog HDL 多功能 數(shù)字
上傳時(shí)間： 2013-11-10
上傳用戶：hz07104032
Active Template Library簡(jiǎn)明教程
標(biāo)簽： Template Library Active 簡(jiǎn)明教程
上傳時(shí)間： 2015-01-14
上傳用戶：caiiicc
Active Template Library技術(shù)內(nèi)幕
標(biāo)簽： Template Library Active
上傳時(shí)間： 2013-12-12
上傳用戶：bakdesec
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