<delect id="e4m6k"></delect> 多個Verilog和vhdl程序例子，可以作為初學者參考實例，按照電路結(jié)構(gòu)寫出HDL代碼
上傳時間： 2013-12-30
上傳用戶：cc1
32位除法器 被除數(shù)和除數(shù)均為16位整數(shù)，16位小數(shù) 商為32位整數(shù)，16位小數(shù) 余數(shù)為16位整數(shù)，16位小數(shù) Verilog HDL 代碼
上傳時間： 2014-02-19
上傳用戶：稀世之寶039
數(shù)字頻率合成器芯片AD9852 的配置文件，HDL級的Verilog代碼
標簽： 9852 AD 數(shù)字頻率合成器 芯片
上傳時間： 2014-01-25
上傳用戶：牛布牛
This function returns NULL when called for an MDI main frame window (CMDIFrameWnd). In an MDI application, the MDI main frame window does not have a view associated with it. Instead, each individual child window (CMDIChildWnd) has one or more associated views. The active view in an MDI application can be obtained by first finding the active MDI child window and then finding the active view for that child window.
標簽： CMDIFrameWnd MDI function returns
上傳時間： 2016-02-23
上傳用戶：love_stanford
用Altera公司的QuartusII編寫的電子鐘程序，可以下載至開發(fā)板，實現(xiàn)一個智能數(shù)字鐘功能，計時，校時，鬧鐘，跑表等功能，也可用于學習verilog HDL語言與數(shù)字邏輯
上傳時間： 2013-12-21
上傳用戶：13517191407
Testbenches have become an integral part of the design process, enabling you to verify that your HDL model is sufficiently tested before implementing your design and helping you automate the design verification process. It is essential, therefore, that you have confidence your testbench is thoroughly exercising your design. Collecting code coverage statistics during simulation helps to ensure the quality and thoroughness of your tests.
標簽： Testbenches enabling integral process
上傳時間： 2016-03-24
上傳用戶：1109003457
軟件介紹： 編程環(huán)境: windows2003 +visual stdio c++ .net Ado + SQL2000 /####################################/ ** SQL設置： 將在SQL2000下建立schooldata數(shù)據(jù)庫 導入數(shù)據(jù)文件 導入數(shù)據(jù)： data目錄下有school_back數(shù)據(jù)庫備分文件 操作：用SQL企業(yè)管理器還原數(shù)據(jù)庫來導入數(shù)據(jù) 訪問本地數(shù)據(jù)庫服務器，密碼是自己設置的那個，操作schooldata數(shù)據(jù)庫的用戶名和密碼相同 主要用ADO訪問數(shù)據(jù)庫，和幾個顯示數(shù)據(jù)的控件Treectrl,listctrl,datagrid等 程序中有幾個BUG還沒解決， 實現(xiàn)功能： 操作：在選擇查詢條件：選擇一個，tree控件里顯示相關信息 可以在tree控件里單擊來顯示每個ITEM，每個ITEM相關信息顯示在LIST控件內(nèi) 雙擊LIST控件顯示具體信息 也可以在窗口里單擊右鍵或操作菜單具體操作 主要功能： 查詢，添加，刪除，顯示“學院，各系，班級，學生，教師，社團，課程”等信息 //====================================================================== 程序還用了Active Skin 對程序進行了換膚
上傳時間： 2013-12-18
上傳用戶：er1219
PCI設計指南The Xilinx LogiCORE PCI interface is a fully verified, pre-implemented PCI Bus interface. This interface is available in 32-bit and 64- bit versions, with support for multiple Xilinx FPGA device families. It is designed to support both Verilog-HDL and VHDL. The design examples in this book are provided in Verilog.
標簽： interface PCI pre-implemented LogiCORE
上傳時間： 2016-04-03
上傳用戶：清風冷雨
北大微電子學系于敦山老師的課件，介紹Verilog HDL、Cadence Verilog仿真器、可綜合的Verilog HDL、設計舉例、自動布局布線工具、Verilog的詞匯約定等內(nèi)容
標簽： 微電子學
上傳時間： 2013-11-25
上傳用戶：chenbhdt
VBScript幫助手冊 Microsoft Visual Basic Scripting 版是 Visual Basic 程式語言家族中最新的一個成員，它將 Active Scripting 帶入更多不同的環(huán)境中，包括 Microsoft Internet Explorer 的web客戶端 指令碼和 Microsoft Internet Information Server 的網(wǎng)路資訊服務
標簽： Visual Basic Microsoft Scripting
上傳時間： 2016-04-20
上傳用戶：Avoid98
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