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Active-HDL

  • FlashEd 0.2 是個游戲引擎包

    FlashEd 0.2 是個游戲引擎包,不過和Gamepackage不同的是: FlashEd is a 3d engine 只要功能如下: • Multiple Cameras • Collision Control • Rendering Effects • Gravity • Polygon Animation • Rounded Objects Rendering • Linkable Cameras And Objects • Shooting Control • Active Zone Control

    標簽: FlashEd 0.2 引擎

    上傳時間: 2015-06-10

    上傳用戶:極客

  • 大型嵌入式設備FPGA程序

    大型嵌入式設備FPGA程序,verilog HDL語言,實現DLL和PCM碼流分流。

    標簽: FPGA 大型 嵌入式設備 程序

    上傳時間: 2015-06-11

    上傳用戶:zaizaibang

  • 一個帶波形輸出的掃頻模板systemC源程序

    一個帶波形輸出的掃頻模板systemC源程序, 該程序在SystemCStudio開發平臺下生成, 實現systemC仿真、波形顯示以及自動生成Verilog HDL代碼。

    標簽: systemC 波形 模板 輸出

    上傳時間: 2014-11-22

    上傳用戶:windwolf2000

  • 隨著Internet的興起和以網頁為載體的網絡信息的廣泛傳播

    隨著Internet的興起和以網頁為載體的網絡信息的廣泛傳播,網頁制作中對于內容的動態顯示與更新需求量越來越大。編寫一個令人滿意的動態網頁已成為許多網頁設計人員的目標。在眾多的編寫環境中,Microsoft Active Server Pages(ASP)以其強大的技術力量背景及容易掌握的語言環境迅速占領了大片市場、獲得了眾多網頁設計人員的青睞。為了使更多的人掌握ASP應用程序的編寫,本書以豐富的事例、簡單的語言較全面的介紹了ASP應用程序的設計方法與技巧,并詳細的介紹了Microsoft SQL Server在ASP應用程序中的應用。

    標簽: Internet 網絡信息

    上傳時間: 2013-12-30

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  • 首先確認您的機器上已經安裝了VC6.0以上版本

    首先確認您的機器上已經安裝了VC6.0以上版本,要編譯生成可執行文件,需打開后綴名為dsw的文件,系統會默認用VC打開,然后選擇Build菜單下的Set Active Configuration選項,選擇Project Configuration為Win32 Release,然后編譯項目,得到可執行文件。連接數據庫請參照第2章的方法,在ODBC數據源內添加Microsoft Access數據庫train.mdb,并將數據源名設定為train即可實現數據庫和應用程序的正常連接,程序才能正常實現數據庫的訪問。另外,如果用戶自己編寫了.chm的幫助文檔只要和可執行文件放在同一個目錄下就可以了。 用戶要修改程序源碼可以選擇相應的.h和.cpp文件,本實例使用的命名規則基本是:DIALOG_***** 為管理對話框資源, *****Info為數據輸入窗口資源, *****Set為結果集對應的類

    標簽: 6.0 VC 機器 版本

    上傳時間: 2013-11-29

    上傳用戶:gyq

  • 基于FPGA的I2C總線模擬

    基于FPGA的I2C總線模擬,采用verilog HDL語言編寫。

    標簽: FPGA I2C 總線模擬

    上傳時間: 2013-12-17

    上傳用戶:亞亞娟娟123

  • interleaver即交織器

    interleaver即交織器,里面包含有C,VHDL,VRILOG HDL三種語言寫的交織器, 包括各種各樣的組合達六七十種,描寫詳盡,是一個難得的學習交織器的材料

    標簽: interleaver 交織器

    上傳時間: 2015-07-07

    上傳用戶:515414293

  • The DSP Design Flow workshop provides an introduction to the advanced tools you need to design and i

    The DSP Design Flow workshop provides an introduction to the advanced tools you need to design and implement DSP algorithms targeting FPGAs. This intermediate workshop in implementing DSP functions focuses on learning how to use System Generator for DSP, as well as HDL design flow, CORE Generator software, and design implementation tools. Through hands-on exercises, you will implement a design from algorithm concept to verification.

    標簽: introduction workshop provides advanced

    上傳時間: 2014-12-06

    上傳用戶:sammi

  • USB接口的VHDL源碼

    USB接口的VHDL源碼,支持Verilog HDL程序

    標簽: VHDL USB 接口 源碼

    上傳時間: 2014-08-14

    上傳用戶:15736969615

  • 運算器的實現

    運算器的實現,即實驗指導書中的實驗一,文件中包含有原代碼及端口設置(可變),用vrilog HDL編程,Xilinx ISE 6仿真,并在實際電路中得到實現.

    標簽: 運算器

    上傳時間: 2015-07-25

    上傳用戶:hzy5825468

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