交通燈狀態機的實現，用verilog HDL編程，Xilinx ISE 6仿真，在實際電路中得到驗證．
上傳時間： 2015-07-25
上傳用戶：xg262122
本軟件在CPLD上實現數字PWM控制，用Verilog HDL語言編寫，在MAX ＰＬＵＳ ＩＩ調試成功，可用
上傳時間： 2015-08-04
上傳用戶：dancnc
一個小程序，用Veilog HDL編寫的，可以用于籃球比賽的倒計時牌，已在max-plusII上仿真通過。
標簽： 程序
上傳時間： 2015-08-15
上傳用戶：許小華
員工培訓系統,首先確認您的機器上已經安裝了VC6.0以上版本，要編譯生成可執行文件，需打開后綴名為dsw的文件，系統會默認用VC打開，然后選擇Build菜單下的Set Active Configuration選項，選擇Project Configuration為Win32 Release，然后編譯項目，得到可執行文件。連接數據庫請參照第2章的方法，在ODBC數據源內添加Microsoft Access數據庫train.mdb，并將數據源名設定為train即可實現數據庫和應用程序的正常連接，程序才能正常實現數據庫的訪問。另外，如果用戶自己編寫了.chm的幫助文檔只要和可執行文件放在同一個目錄下就可以了。 用戶要修改程序源碼可以選擇相應的.h和.cpp文件，本實例使用的命名規則基本是：DIALOG_***** 為管理對話框資源， *****Info為數據輸入窗口資源， *****Set為結果集對應的類
上傳時間： 2015-08-26
上傳用戶：wmwai1314
十六位超前進位加法器，Verilog HDL
上傳時間： 2015-09-21
上傳用戶：wff
Verilog and VHDL狀態機設計，英文pdf格式 State machine design techniques for Verilog and VHDL Abstract : Designing a synchronous finite state Another way of organizing a state machine (FSM) is a common task for a digital logic only one logic block as shown in engineer. This paper will discuss a variety of issues regarding FSM design using Synopsys Design Compiler . Verilog and VHDL coding styles will be 2.0 Basic HDL coding presented. Different methodologies will be compared using real-world examples.
上傳時間： 2013-12-19
上傳用戶：change0329
About WepDecrypt: Wepdecrypt is a Wireless LAN Tool written in c which guesses WEP Keys based on a active dictionary attack, key generator, distributed network attack and some other methods, it s based on wepattack and GPL licensed. WepDecrypt highlights: - Implemented packet filters. - Only one crypted packet is enough to start cracking - Has its own key generator. - Can crack a dumpfile over a network. - Can act as a server and client. - Also works in windows. - Has an fltk gui.
標簽： WepDecrypt Wepdecrypt Wireless guesses
上傳時間： 2013-12-25
上傳用戶：6546544
基于FPGA的I2C總線模擬，采用verilog HDL語言編寫。- Based on the FPGA I2C main line simulation, uses verilog the HDL language compilation.
上傳時間： 2013-12-13
上傳用戶：PresidentHuang
設計輸入 ! 多種設計輸入方法 – Quartus II • 原理圖式圖形設計輸入 • 文本編輯 – AHDL, VHDL, Verilog • 內存編輯 – Hex, Mif – 第三方工具 • EDIF • HDL • VQM – 或采用一些別的方法去優化和提高輸入的靈活性: • 混合設計格式 • 利用LPM和宏功能模塊來加速設計輸入
上傳時間： 2014-01-04
上傳用戶：love_stanford
循環冗余校驗，crc_16,主要運用在數字通信系統。用verilog HDL編寫
標簽： 循環冗余校驗
上傳時間： 2015-12-02
上傳用戶：xuan‘nian
