koggee stone 32 bit Adder
標簽： koggee Adder stone bit
上傳時間： 2017-07-16
上傳用戶：athjac
32bit carry select Adder
標簽： select Adder carry bit
上傳時間： 2014-12-02
上傳用戶：wanghui2438
This is 8bit multiplier VHDL code. It s consist of full Adder, ripple carry Adder(4bit, 8bit) multiplier 8bit, and test bench file. This is a unsigned type.
標簽： Adder 8bit multiplier consist
上傳時間： 2014-08-21
上傳用戶：zhangliming420
This is basic 4bit Adder.
標簽： basic Adder This 4bit
上傳時間： 2017-08-12
上傳用戶：古谷仁美
Adder 4 + 4 bits, for use with a Altera, and 2 displays 7 segments
標簽： displays segments Altera Adder
上傳時間： 2017-09-20
上傳用戶：luke5347
16Bit Group Ripple Adder ，protel基礎的實驗模擬
標簽： Ripple Adder Group Bit
上傳時間： 2014-01-14
上傳用戶：wfeel
隨著人們對數(shù)字電視和數(shù)字視頻信息的需求越來越大，數(shù)字電視廣播在中國迅速的發(fā)展起來。近幾年，數(shù)字電視傳輸系統(tǒng)技術逐漸成熟，數(shù)字電視地面廣播（DTTB）傳輸標準也于2006年8月30號正式出臺。此標準技術是由我國多家單位聯(lián)合研究的，具有自主知識產(chǎn)權的數(shù)字地面電視傳輸標準。DTTB系統(tǒng)標準的研究與仿真，具有巨大的實用價值和廣闊的市場前景。 @@ 本文首先研究了地面數(shù)字電視廣播標準中平方根升余弦（SRRC）濾波器（滾降系數(shù)為0．05）的結構設計，介紹了一種適合在FPGA中實現(xiàn)的高階高速FIR濾波器的并行流水線結構。在本設計中，以CSD數(shù)優(yōu)化濾波器系數(shù)，并運用簡化加法器圖（Reduced Adder Graph，RAG）算法進行改進，最后采用并行處理的轉(zhuǎn)置型流水線結構實現(xiàn)。 @@ 接著研究數(shù)字電視地面?zhèn)鬏敇藴什捎玫膫鬏敿夹g-OFDM的基本概念和技術特點，并研究了清華大學提出的DMB-T方案中TDS-OFDM信號幀的組成結構以及相關原理。 @@ 最后，本文針對OFDM調(diào)制所需要的3780點FFT處理器進行研究。為了保證OFDM信號的采樣率和時域?qū)ьl的采樣率相同，以達到較好的同步性能，采用了3780個正交子載波的設計方案。在實現(xiàn)過程中，分析比較了多種算法的計算復雜性，設計出在硬件實現(xiàn)復雜度上進行優(yōu)化的3780點FFT處理器的數(shù)據(jù)流流水線算法。之后，通過定點仿真比較各模塊輸出的動態(tài)范圍和概率分布，設計出定點字長的優(yōu)化方案，并分析計算了這一處理器的輸出信噪比與內(nèi)部各模塊字長的關系，進一步降低了硬件實現(xiàn)復雜性。 @@關鍵字：數(shù)字電視地面廣播傳輸（DTTB）；平方根升余弦濾波器（SRRC）；正交頻分復用調(diào)制（OFDM）；快速傅立葉變換（FFT）； 3780
標簽： SRRC FPGA FFT
上傳時間： 2013-04-24
上傳用戶：mdrd3080
booth乘法器： 16*16有符號乘法器，Booth編碼，簡單陣列，Ripple Carry Adder
標簽： booth 61550 16 乘法器
上傳時間： 2014-01-16
上傳用戶：努力努力再努力
16*16有符號乘法器的 編碼方式：Booth編碼， 拓撲結構：簡單陣列 加法器：Ripple Carry Adder
標簽： 61548 Booth 16 符號
上傳時間： 2014-01-13
上傳用戶：com1com2
【例3.1]4位全加器module Adder 4（cout，sum i na，i nb，cin）；output[3：0]sum output cout；input[3：0]i na，i nb；input cin；assign（cout，suml=i na +i nb+ci n；endmodule【例3.2]4位計數(shù)器module count 4（out，reset，clk）；output[3：0]out；input reset，cl k；regl 3：01 out；always@posedge clk）
標簽： verilog
上傳時間： 2022-06-16
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