LED顯示屏是LED點陣模塊或者像素單元組成的平面顯示屏幕。自從誕生以來，以其亮度高、視角廣、壽命長、性價比高的特點，在交通、廣告、新聞發(fā)布、體育比賽、電子景觀等領(lǐng)域得到了廣泛應(yīng)用。 LED顯示屏控制器作為控制LED屏顯示圖像、數(shù)據(jù)的關(guān)鍵，是整個LED視頻顯示系統(tǒng)的核心。本文研究的是對全彩色同步LED屏的控制，控制LED屏同步顯示在上位機顯示系統(tǒng)中某固定位置處的圖像。根據(jù)已有的LED顯示屏及其驅(qū)動器的特點，提出了一種可行的方案并進行了設(shè)計。系統(tǒng)主要分為兩個部分：視頻信號的獲取，視頻信號的處理。 經(jīng)過分析比較，決定從顯卡的DVI接口獲得視頻源，視頻源經(jīng)過DVI解碼芯片TFP401A的解碼后，可以獲得圖像的數(shù)字信息，這些信息包括紅、綠、藍三基色的數(shù)據(jù)以及行同步、場同步、使能等控制信號。這些信號將在視頻信號處理模塊中被使用。 信號處理模塊在接收視頻信號源后，對數(shù)據(jù)進行處理，最后輸出數(shù)據(jù)給驅(qū)動電路。在信號處理模塊中，采用了可編程邏輯器件FPGA來完成。可編程邏輯器件具有高集成度、高速度、高可靠性、在線可編程（ISP）等特點，所以特別適合于本設(shè)計。利用FPGA的可編程性，在FPGA內(nèi)部劃分了各個小模塊，各小模塊中通過少量的信號進行聯(lián)系，這樣就將比較大的系統(tǒng)轉(zhuǎn)化成許多小的系統(tǒng)，使得設(shè)計更加簡單，容易驗證。本文分析了驅(qū)動電路所需要的數(shù)據(jù)的特點，全彩色灰度級的實現(xiàn)方式，決定把系統(tǒng)劃分為視頻源截取、RGB格式轉(zhuǎn)化、位平面分離、讀SRAM地址發(fā)生器、寫SRAM地址發(fā)生器、讀寫SRAM選擇控制器、灰度實現(xiàn)等模塊。 最后利用示波器和SignalTap II邏輯分析儀等工具，對系統(tǒng)進行了聯(lián)合調(diào)試。改進了時序、優(yōu)化了布局布線，使得系統(tǒng)性能得到了良好的改善。 在分析了所需要的資源的基礎(chǔ)上，課題決定采用Altera的Cyclone EP1C12 FPGA設(shè)計視頻信號處理模塊，在Quartus II和modelsim平臺下，用Verilog HDL語言開發(fā)。
上傳時間： 2013-05-19
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低密度校驗碼(LDPC)是一種能逼近Shannon容量限的漸進好碼，其長碼性能甚至超過了Turbo碼。低密度校驗碼以其迭代譯碼復(fù)雜度低，沒有錯誤平層，碼率和碼長可靈活改變的優(yōu)點成為Turbo碼強有力的競爭對手。目前，LDPC碼已廣泛應(yīng)用于深空通信、光纖通信、衛(wèi)星數(shù)字視頻和音頻廣播等領(lǐng)域，因此LDPC碼編譯碼器的硬件實現(xiàn)已成為糾錯編碼領(lǐng)域的研究熱點之一。 本文在分析LDPC碼的基本編碼結(jié)構(gòu)基礎(chǔ)上，首先研究了LDPC碼的隨機構(gòu)造方法，并給出了有效的PEG算法實現(xiàn)方法，重點分析了用環(huán)消除(cycle elimination)算法實現(xiàn)的準(zhǔn)循環(huán)LDPC碼的構(gòu)造。然后對LDPC碼的幾種不同譯碼算法進行分析比較，討論了一種適合硬件實現(xiàn)的譯碼算法-TDMP算法，并對易于硬件實現(xiàn)的TDMP算法進行了性能仿真，仿真結(jié)果表明TDMP算法作為硬件實現(xiàn)的譯碼算法具有優(yōu)異的性能優(yōu)勢。最后針對Altera公司的StratixEPIS25 FPGA芯片設(shè)計了一個基于TDMP算法的(4096，2048)非規(guī)則LDPC碼譯碼器，內(nèi)部用了4個單校驗碼譯碼器并行譯1幀數(shù)據(jù)，3幀同時譯碼，作者詳細介紹了該譯碼器芯片的設(shè)計過程和內(nèi)部結(jié)構(gòu)和工作流程。
上傳時間： 2013-05-23
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Scaler是平板顯示器件(FPD，F(xiàn)lat Panel Display)中的重要組成部分，它將輸入源圖像信號轉(zhuǎn)換成與顯示屏固定分辨率一致的信號，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎(chǔ)上，采用自上而下(Top-down)的設(shè)計方法，給出了scaler的設(shè)計及FPGA驗證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調(diào)，也可以以IP core的形式應(yīng)用于相關(guān)圖像處理芯片中。 圖像縮放內(nèi)核是scaler的核心部分，它是scaler中的主要運算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結(jié)構(gòu)設(shè)計決定著縮放性能的優(yōu)劣，也是控制芯片成本的關(guān)鍵。因此，本文從縮放內(nèi)核的結(jié)構(gòu)入手，對scaler的總體結(jié)構(gòu)進行了設(shè)計；通過對圖像縮放中常用算法的深入研究提出了一種新的優(yōu)化算法——矩形窗縮放算法，并對其計算進行分析和簡化，降低了計算的復(fù)雜度。FPGA設(shè)計中，采用列縮放與行縮放分開處理的結(jié)構(gòu)，使用雙口RAM作為兩次縮放間的數(shù)據(jù)緩沖區(qū)。使用這種結(jié)構(gòu)的優(yōu)勢在于：行列縮放可以同時進行，數(shù)據(jù)處理的可靠性高、速度快：內(nèi)核結(jié)構(gòu)簡單明了,數(shù)據(jù)緩沖區(qū)大小合適，便于設(shè)計。此外，本文還介紹了其他輔助模塊的設(shè)計，包括DVI接口信號處理模塊、縮放參數(shù)計算與控制模塊以及輸出信號檢測與時序濾波模塊。 本設(shè)計使用Verilog HDL對各模塊進行了RTL級描述，并使用Quartus II7.2進行了邏輯仿真，最后使用Altera公司的FPGA芯片來進行驗證。通過邏輯驗證和系統(tǒng)仿真，證明該scaler的設(shè)計達到了預(yù)期的目標(biāo)。對于不同分辨率的圖像，均可以在顯示屏上得到穩(wěn)定的顯示。
上傳時間： 2013-05-30
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對弓網(wǎng)故障的檢測是當(dāng)今列車檢測的一項重要任務(wù)。原始故障視頻圖像具有極大的數(shù)據(jù)量，使實時存儲和傳輸故障視頻圖像極其困難。由于視頻的數(shù)據(jù)量相當(dāng)大，需要采用先進的視頻編解碼協(xié)議進行處理，進而實現(xiàn)檢測現(xiàn)場的實時監(jiān)控。 @@ H．264/AVC(Advanced Video Coding)作為MPEG-4的第10部分，因其具有超高的壓縮效率、極好的網(wǎng)絡(luò)親和性，而被廣泛研究與應(yīng)用。H．264/AVC采用了先進的算法，主要有整數(shù)變換、1/4像素精度插值、多模式幀間預(yù)測、抗塊效應(yīng)濾波器和熵編碼等。 @@ 本文使用硬件描述語言Verilog，以紅色颶風(fēng) II開發(fā)板作為硬件平臺，在開發(fā)工具QUARTUSII 6．0和MODELSIM_SE 6．1B環(huán)境中完成軟核的設(shè)計與仿真驗證。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作為核心芯片，實現(xiàn)視頻圖像采集、存儲、顯示以及實現(xiàn)H．264/AVC部分算法的基本系統(tǒng)。 @@ FPGA以其設(shè)計靈活、高速、具有豐富的布線資源等特性，逐漸成為許多系統(tǒng)設(shè)計的首選，尤其是與Verilog和VHDL等語言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計方法，加速了系統(tǒng)的設(shè)計進程。 @@ 本文首先分析了FPGA的特點、設(shè)計流程、verilog語言等，然后對靜態(tài)圖像及視頻圖像的編解碼進行詳細的分析，比如H．264/AVC中的變換、量化、熵編碼等：并以JM10．2為平臺，運用H．264/AVC算法對視頻序列進行大量的實驗，對不同分辨率、量化步長、視頻序列進行編解碼以及對結(jié)果進行分析。接著以紅色颶風(fēng)II開發(fā)板為平臺，進行視頻圖像的采集存儲、顯示分析，其中詳細分析了SAA7113的配置、CCD信號的A/D轉(zhuǎn)換、I2C總線、視頻的數(shù)字化ITU-R BT．601標(biāo)準(zhǔn)介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設(shè)計；最后運用verilog語言實現(xiàn)H．264/AVC部分算法，并進行功能仿真，得到預(yù)計的效果。 @@ 本文實現(xiàn)了整個視頻信號的采集存儲、顯示流程，詳細研究了H．264/AVC算法，并運用硬件語言實現(xiàn)了部分算法，對視頻編解碼芯片的設(shè)計具有一定的參考價值。 @@關(guān)鍵詞：FPGA；H．264/AVC；視頻；verilog；編解碼
上傳時間： 2013-04-24
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擴頻通信，即擴展頻譜通信技術(shù)(Spread Spectrum Communication)，它與光纖通信、衛(wèi)星通信一同被譽為進入信息時代的三大高技術(shù)通信傳輸方式。 擴頻通信是將待傳送的信息數(shù)據(jù)用偽隨機編碼序列，也即擴頻序列(SpreadSequence)調(diào)制，實現(xiàn)頻譜擴展后再進行傳輸。接收端則采用相同的編碼進行解調(diào)及相關(guān)處理，恢復(fù)出原始信息數(shù)據(jù)。 擴頻通信系統(tǒng)與常規(guī)的通信系統(tǒng)相比，具有很強的抗人為干擾，抗窄帶干擾，抗多徑干擾的能力，并具有信息隱蔽、多址保密通信等特點。 現(xiàn)場可編輯門陣列FPGA(Field Programmable Gate Array)提供了極強的靈活性，可讓設(shè)計者開發(fā)出滿足多種標(biāo)準(zhǔn)的產(chǎn)品。FPGA所固有的靈活性和性能也可讓設(shè)計者緊跟新標(biāo)準(zhǔn)的變化，并能提供可行的方法來滿足不斷變化的標(biāo)準(zhǔn)要求。 EDA 工具的出現(xiàn)使用戶在對FPGA設(shè)計的輸入、綜合、仿真時非常方便。EDA打破了軟硬件之間最后的屏障，使軟硬件工程師們有了真正的共同語言，使目前一切仍處于計算機輔助設(shè)計(CAD)和規(guī)劃的電子設(shè)計活動產(chǎn)生了實在的設(shè)計實體論文對擴頻通信系統(tǒng)和FPGA設(shè)計方法進行了相關(guān)研究，并且用Altera公司的最新的FPGA開發(fā)平臺QuartusII實現(xiàn)了一個基帶擴頻通信系統(tǒng)的發(fā)送端部分，最后用軟件Protel99SE設(shè)計了相應(yīng)的硬件電路。 該系統(tǒng)的設(shè)計主要分為兩個部分。第一部分是用QuartusII軟件設(shè)計了系統(tǒng)的VHDL語言描述代碼，并對系統(tǒng)中每個模塊和整個系統(tǒng)進行相應(yīng)的功能仿真和時序時延仿真；第二部分是設(shè)計了以FPGA芯片EP1C3T144C8N為核心的系統(tǒng)硬件電路，并進行了相關(guān)測試，完成了預(yù)定的功能。
上傳時間： 2013-07-26
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本文著重研究用現(xiàn)場可編程門陣列(FPGA)來開發(fā)設(shè)計精插補芯片。選用Altera公司的Cyclone系列的EP1C3T144C8芯片設(shè)計了逐點比較法，數(shù)字積分法和比較積分法三種經(jīng)典插補算法，并對各種算法模塊進行了仿真驗證。又設(shè)計了三個算法選通信號，將三種算法模塊綜合成了一個整電路。 在完成了FPGA內(nèi)部三種算法的實現(xiàn)后，設(shè)計以一個STC單片機為粗插補處理器的FPGA實驗開發(fā)系統(tǒng)，并制作了PCB板。實驗開發(fā)系統(tǒng)板中設(shè)計了單片機程序下載和的FPGA下載配置電路，并且配有FPGA專用配置芯片，能實現(xiàn)FPGA上電自動配置。可用該實驗系統(tǒng)板進行精插補芯片的設(shè)計與開發(fā)，以及對所完成設(shè)計的功能進行驗證。 為驗證所設(shè)計芯片的插補功能，編寫了單片機粗插補程序，將產(chǎn)生的粗插補坐標(biāo)增量發(fā)給FPGA進行插補實驗，得到了理想的插補輸出脈沖。又編寫了單片機脈沖處理程序，讀回了FPGA的輸出脈沖，并由串口發(fā)送給PC機。最后通過編寫PC機的串口通信程序以及根據(jù)插補脈沖繪圖的程序，把FPGA的輸出脈沖繪制成了插補軌跡圖形。 最終繪圖結(jié)果顯示，在20M輸入時鐘頻率下，由插補脈沖生成的插補軌跡圖形正確，驗證了本文設(shè)計的三種插補算法功能的正確性。本設(shè)計插補芯片達到了高速插補功能要求。
標(biāo)簽： FPGA 數(shù)控 片的設(shè)計
上傳時間： 2013-04-24
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LDPC(Low Density Parity Check)碼是一類可以用非常稀疏的校驗矩陣或二分圖定義的線性分組糾錯碼，最初由Gallager發(fā)現(xiàn)，故亦稱Gallager碼.它和著名Turbo碼相似，具有逼近香農(nóng)限的性能，幾乎適用于所有信道，因此成為近年來信道編碼界研究的熱點。 LDPC碼的奇偶校驗矩陣呈現(xiàn)稀疏性，其譯碼復(fù)雜度與碼長成線性關(guān)系，克服了分組碼在長碼長時所面臨的巨大譯碼計算復(fù)雜度問題，使長編碼分組的應(yīng)用成為可能。而且由于校驗矩陣的稀疏特性，在長的編碼分組時，相距很遠的信息比特參與統(tǒng)一校驗，這使得連續(xù)的突發(fā)差錯對譯碼的影響不大，編碼本身就具有抗突發(fā)差錯的特性。 本文首先介紹了LDPC碼的基本概念和基本原理，其次，具體介紹了LDPC碼的構(gòu)造和各種編碼算法及其生成矩陣的產(chǎn)生方法，特別是準(zhǔn)循環(huán)LDPC碼的構(gòu)造以及RU算法、貪婪算法，并在此基礎(chǔ)上采用貪婪算法對RU算法進行了改進。 最后，選用Altera公司的Stratix系列FPGA器件EPls25F67217，實現(xiàn)了碼長為504的基于RU算法的LDPC編碼器。在設(shè)計過程中，為節(jié)省資源、提高速度，在向量存儲時采用稀疏矩陣技術(shù)，在向量相加時采用通過奇校驗直接判定結(jié)果的方法，在向量乘法中，采用了前向迭代方法，避開了復(fù)雜的矩陣求逆運算。結(jié)果表明，該編碼器只占用約10％的邏輯單元，約5％的存儲單元，時鐘頻率達到120MHz，數(shù)據(jù)吞吐率達到33Mb/s，功能上也滿足編碼器的要求。
上傳時間： 2013-06-09
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“計算機組成原理”是計算機專業(yè)的一門核心課程。傳統(tǒng)的計算機組成原理實驗是在指令格式、尋址方式、運算器、控制器、存儲器等都相對固定的情況下進行，學(xué)生主要進行功能實現(xiàn)和驗證，缺少自主設(shè)計和創(chuàng)新過程。 為改變這種狀況，須更新現(xiàn)有的計算機組成原理實驗系統(tǒng)。采用FPGA芯片作為載體，使用EDA開發(fā)工具，用硬件描述語言實現(xiàn)不同的硬件邏輯，再與硬件的輸入輸出接口線路相連，最終組成一臺可用于組成實驗教學(xué)的完整計算機系統(tǒng)。這期間學(xué)生將掌握組成原理實驗系統(tǒng)的各個部件的功能及其相互之間如何協(xié)作。本實驗系統(tǒng)能夠讓學(xué)生完成有關(guān)計算機組成原理的部件實驗和整機實驗：部件實驗包括加法器、乘法器、除法器、算術(shù)邏輯運算單元、控制器、存儲器等；整機實驗可以獨立實現(xiàn)各部件的功能描述。該系統(tǒng)能夠幫助學(xué)生鞏固課堂知識并增強設(shè)計能力。 為實現(xiàn)上述目的，依據(jù)EDA技術(shù)的開發(fā)流程和方法，建立了一個完整的體系，其中包括控制模塊、內(nèi)存模塊、運算器模塊、通用寄存器組及其控制部件、程序計數(shù)器、地址寄存器、指令寄存器、時序部件、數(shù)據(jù)控制部件、狀態(tài)值控制部件，以及為幫學(xué)生調(diào)試而專門設(shè)計的輸出觀察部件。在Quartus Ⅱ開發(fā)環(huán)境下，使用Altera公司FPGA芯片，采用VHDL，語言設(shè)計并實現(xiàn)了上述模塊。經(jīng)過仿真測試，所實現(xiàn)的各功能模塊作為獨立部件時能完成各自功能：而將這些部件組合起來的整機系統(tǒng)，可以執(zhí)行程序段和進行各種運算處理，達到了設(shè)計要求。
標(biāo)簽： FPGA 計算機組成原理 實驗系統(tǒng)
上傳時間： 2013-06-01
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信號與信息處理是信息科學(xué)中近幾年來發(fā)展最為迅速的學(xué)科之一,隨著片上系統(tǒng)(SOC,System On Chip)時代的到來,FPGA正處于革命性數(shù)字信號處理的前沿。基于FPGA的設(shè)計可以在系統(tǒng)可再編程及在系統(tǒng)調(diào)試,具有吞吐量高,能夠更好地防止授權(quán)復(fù)制、元器件和開發(fā)成本進一步降低、開發(fā)時間也大大縮短等優(yōu)點。然而,FPGA器件是基于SRAM結(jié)構(gòu)的編程工藝,掉電后編程信息立即丟失,每次加電時,配置數(shù)據(jù)都必須重新下載,并且器件支持多種配置方式,所以研究FPGA器件的配置方案在FPGA系統(tǒng)設(shè)計中具有極其重要的價值,這也給用于可編程邏輯器件編程的配置接口電路和實驗開發(fā)設(shè)備提出了更高的要求。 本論文基于IEEE1149.1標(biāo)準(zhǔn)和USB2.0技術(shù),完成了FPGA配置接口電路及實驗開發(fā)板的設(shè)計與實現(xiàn)。作者在充分理解IEEE1149.1標(biāo)準(zhǔn)和USB技術(shù)原理的基礎(chǔ)上,針對Altcra公司專用的USB數(shù)據(jù)配置電纜USB-Blaster,對其內(nèi)部工作原理及工作時序進行測試與詳細分析,完成了基于USB配置接口的FPGA芯片開發(fā)實驗電路的完整軟硬件設(shè)計及功能時序仿真。作者最后進行了軟硬件調(diào)試,完成測試與驗證,實現(xiàn)了對Altera系列PLD的配置功能及實驗開發(fā)板的功能。 本文討論的USB下載接口電路被驗證能在Altera的QuartusII開發(fā)環(huán)境下直接使用,無須在主機端另行設(shè)計通信軟件,其兼容性較現(xiàn)有設(shè)計有所提高。由于PLD(Programmable Logic Device)廠商對其知識產(chǎn)權(quán)嚴(yán)格保密,使得基于USB接口的配置電路應(yīng)用受到很大限制,同時也加大了自行對其進行開發(fā)設(shè)計的難度。 與傳統(tǒng)的基于PC并口的下載接口電路相比,本設(shè)計的基于USB下載接口電路及FPGA實驗開發(fā)板具有更高的編程下載速率、支持熱插拔、體積小、便于攜帶、降低對PC硬件傷害,且具備其它下載接口電路不具備的SignalTapII嵌入式邏輯分析儀和調(diào)試NiosII嵌入式軟核處理器等明顯優(yōu)勢。從成本來看,本設(shè)計的USB配置接口電路及FPGA實驗開發(fā)板與其同類產(chǎn)品相比有較強的競爭力。
上傳時間： 2013-04-24
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衛(wèi)星導(dǎo)航定位系統(tǒng)可以為公路、鐵路、空中和海上的交通運輸工具提供導(dǎo)航定位服務(wù)。它能夠軍民兩用，戰(zhàn)略作用與商業(yè)利益并舉。只要持有便攜式接收機，則無論身處陸地、海上還是空中，都能收到衛(wèi)星發(fā)出的特定信號。接收機選取至少四顆衛(wèi)星發(fā)出的信號進行分析，就能確定接收機持有者的位置。 GPS導(dǎo)航定位接收機的理論基礎(chǔ)即是擴頻通信理論，擴頻通信技術(shù)與常規(guī)的通信技術(shù)相比，具有低截獲率，強抗噪聲，抗干擾性，具有信息隱蔽和多址通信等特點，目前己從軍事領(lǐng)域向民用領(lǐng)域迅速發(fā)展，成為進入信息時代的高新技術(shù)通信傳輸方式之一。擴頻通信技術(shù)中，最常見的是直接序列擴頻通信(DSSS)系統(tǒng)，本文所研究的就是這一類系統(tǒng)。 目前在衛(wèi)星信號的捕獲上一般使用兩種方法：順序捕獲方法(時域法，基于大規(guī)模并行相關(guān)器)和并行捕獲方法(頻域法，基于FFT)。本文在第二章分別分析了現(xiàn)有順序捕獲和并行捕獲技術(shù)的原理，并給出了它們的優(yōu)缺點。 本文第三章對長碼的直接捕獲進行了深入的研究，基于對國內(nèi)外相關(guān)文獻中長碼直捕方法的分析與對比，并且結(jié)合在實際過程中硬件資源需求的考慮，應(yīng)用了基于分段補零循環(huán)相關(guān)和FFT搜索頻偏的直捕方法。此方法大大減少了計算量，加快了信號捕獲的速度。本方法利用FFT實現(xiàn)接收信號與本地長碼的并行相關(guān)，同時完成頻偏的搜索，將傳統(tǒng)的二維搜索轉(zhuǎn)換為并行的一維搜索，從而能快速實現(xiàn)長碼捕獲。 GPS信號十分微弱，靈敏度低，在戰(zhàn)場環(huán)境下，GPS接收機會面臨各種人為的干擾。如何從復(fù)雜的干擾信號中實現(xiàn)對GPS信號的捕獲，即抗干擾技術(shù)的研究，是GPS也是本文研究一個的方面。第四章即研究了GPS接收機干擾抑制算法，在強干擾環(huán)境下，需要借助信號處理技術(shù)在不增加信號帶寬的條件下提高系統(tǒng)的抗干擾能力，以保證后續(xù)捕獲跟蹤模塊有充足的處理增益。 本文在第五章給出了GPS接收機長碼捕獲以及干擾抑制的FPGA實現(xiàn)方案，并對各主要子模塊進行了詳細地分析。基本型接收機中長碼捕獲采用頻域方法，選用Altera StratixⅡ EP2S180芯片實現(xiàn)；抗干擾型接收機中選用Xilinx xc4vlx100芯片。實現(xiàn)了各模塊的單獨測試和整個系統(tǒng)的聯(lián)調(diào)，通過聯(lián)調(diào)驗證，本文提出的長碼直接捕獲方法正確、可行。 本文提出的長碼直捕方法可以在不需要C/A碼輔助捕獲下完成對長碼的直接捕獲，可以應(yīng)用于GPS接收機，監(jiān)測站接收機的同步等，對我國自主研發(fā)導(dǎo)航定位接收機也有重大的現(xiàn)實及經(jīng)濟意義。
標(biāo)簽： FPGA 衛(wèi)星導(dǎo)航 接收機
上傳時間： 2013-06-18
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