相 關(guān) 資 源

• 用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。免費(fèi)下載

  資源簡介：用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。

  標(biāo)簽： Verilog HDL 全加器 語言

  上傳時(shí)間： 2015-05-02

  上傳用戶：zukfu

• fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器免費(fèi)下載

  資源簡介：fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器

  標(biāo)簽： vhd fulladder adder multi

  上傳時(shí)間： 2015-09-03

  上傳用戶：上善若水

• 基于eda中vhdl語言的一位全加器的設(shè)計(jì)免費(fèi)下載

  資源簡介：基于eda中vhdl語言的一位全加器的設(shè)計(jì)，詳細(xì)的設(shè)計(jì)過程和實(shí)驗(yàn)現(xiàn)象，相互學(xué)習(xí)

  標(biāo)簽： vhdl eda 語言 全加器

  上傳時(shí)間： 2014-01-15

  上傳用戶：baiom

• 一位全加器免費(fèi)下載

  資源簡介：一位全加器，VERILOG實(shí)現(xiàn)，包括測試文件，測試可用，歡迎下載，共同學(xué)習(xí)

  標(biāo)簽： 全加器

  上傳時(shí)間： 2013-12-24

  上傳用戶：410805624

• 一位全加器源碼實(shí)現(xiàn)了MAX及其一系列器件實(shí)現(xiàn)全加的功能免費(fèi)下載

  資源簡介：一位全加器源碼實(shí)現(xiàn)了MAX及其一系列器件實(shí)現(xiàn)全加的功能

  標(biāo)簽： MAX 全加器 源碼 器件

  上傳時(shí)間： 2013-12-25

  上傳用戶：xcy122677

• 本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用Verilog HDL語言描述.免費(fèi)下載

  資源簡介：本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用Verilog HDL語言描述.

  標(biāo)簽： Verilog HDL 程序 全加器

  上傳時(shí)間： 2013-12-03

  上傳用戶：moerwang

• 這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的采用結(jié)構(gòu)化描述的四位全加器免費(fèi)下載

  資源簡介：這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的采用結(jié)構(gòu)化描述的四位全加器，通過四次映射一位全加器的方式實(shí)現(xiàn)了四位全加器的功能，并附有數(shù)碼顯示模塊，將全加器的運(yùn)算結(jié)果輸出到數(shù)碼管顯示。

  標(biāo)簽： ISP 編程實(shí)驗(yàn) 獨(dú)立 全加器

  上傳時(shí)間： 2017-01-19

  上傳用戶：1583060504

• 本設(shè)計(jì)是設(shè)計(jì)了一個(gè)4位全加器的內(nèi)容免費(fèi)下載

  資源簡介：本設(shè)計(jì)是設(shè)計(jì)了一個(gè)4位全加器的內(nèi)容，是由4個(gè)一位全加器串聯(lián)而成的

  標(biāo)簽： 全加器

  上傳時(shí)間： 2017-08-15

  上傳用戶：水口鴻勝電器

• 該程序?qū)崿F(xiàn)的是n位全加器免費(fèi)下載

  資源簡介：該程序?qū)崿F(xiàn)的是n位全加器，首先用與非門實(shí)現(xiàn)一位全家器，最后實(shí)現(xiàn)n位的全加器。

  標(biāo)簽： 程序 全加器

  上傳時(shí)間： 2015-04-18

  上傳用戶：fandeshun

• 這是一個(gè)4位全加器免費(fèi)下載

  資源簡介：這是一個(gè)4位全加器，用一個(gè)1位半價(jià)做的一位全加，然后做成的四位半加。

  標(biāo)簽： 全加器

  上傳時(shí)間： 2016-04-30

  上傳用戶：上善若水

• 用VHDL編寫的8位全加器,數(shù)字分頻器等程序免費(fèi)下載

  資源簡介：用VHDL編寫的8位全加器,數(shù)字分頻器等程序

  標(biāo)簽： VHDL 8位 編寫 全加器

  上傳時(shí)間： 2013-12-16

  上傳用戶：ztj182002

• 一位全減器的ＶＨＤＬ的設(shè)計(jì)報(bào)告免費(fèi)下載

  資源簡介：一位全減器的ＶＨＤＬ的設(shè)計(jì)報(bào)告，里面包含完整的程序

  標(biāo)簽： 減 報(bào)告

  上傳時(shí)間： 2015-07-23

  上傳用戶：黃華強(qiáng)

• 4位全加器原碼免費(fèi)下載

  資源簡介：4位全加器原碼，包括仿真碼和4位計(jì)數(shù)器碼。

  標(biāo)簽： 全加器

  上傳時(shí)間： 2015-09-25

  上傳用戶：a673761058

• 2級(jí)流水線實(shí)現(xiàn)的8位全加器的VHDL代碼免費(fèi)下載

  資源簡介：2級(jí)流水線實(shí)現(xiàn)的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD

  標(biāo)簽： VHDL 流水線 8位 全加器

  上傳時(shí)間： 2014-06-15

  上傳用戶：zhanditian

• 四位全加器免費(fèi)下載

  資源簡介：四位全加器，VHDL語言，max+plusII平臺(tái)做的

  標(biāo)簽： 全加器

  上傳時(shí)間： 2016-02-17

  上傳用戶：xz85592677

• 四位全加器語言描述是以文本方式上傳的免費(fèi)下載

  資源簡介：四位全加器語言描述是以文本方式上傳的，呵呵，希望大家有幫助

  標(biāo)簽： 全加器 語言 方式

  上傳時(shí)間： 2014-01-26

  上傳用戶：siguazgb

• 三位全加器的源代碼免費(fèi)下載

  資源簡介：三位全加器的源代碼，和測試代碼，用Verilog HDL實(shí)現(xiàn)的！

  標(biāo)簽： 全加器 源代碼

  上傳時(shí)間： 2013-12-22

  上傳用戶：erkuizhang

• [VHDL經(jīng)典設(shè)計(jì)26例]--在xilinx芯片上調(diào)試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][免費(fèi)下載

  資源簡介：[VHDL經(jīng)典設(shè)計(jì)26例]--在xilinx芯片上調(diào)試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內(nèi)部三態(tài)總線][8--含清零和同步時(shí)鐘使能的4位加法計(jì)數(shù)器][9--數(shù)控分頻器][1...

  標(biāo)簽： xilinx VHDL 01 02

  上傳時(shí)間： 2014-09-06

  上傳用戶：han_zh

• 用VHDL語言采用串行方法實(shí)現(xiàn)用1位全加器實(shí)現(xiàn)4位全加器免費(fèi)下載

  資源簡介：用VHDL語言采用串行方法實(shí)現(xiàn)用1位全加器實(shí)現(xiàn)4位全加器

  標(biāo)簽： VHDL 全加器 語言 串行

  上傳時(shí)間： 2016-05-27

  上傳用戶：hongmo

• VHDL實(shí)現(xiàn)四位全加器免費(fèi)下載

  資源簡介：VHDL實(shí)現(xiàn)四位全加器，適合初學(xué)者，源程序下載

  標(biāo)簽： VHDL 全加器

  上傳時(shí)間： 2013-12-30

  上傳用戶：xsnjzljj

• 用1位半減器構(gòu)成一位全減器免費(fèi)下載

  資源簡介：用1位半減器構(gòu)成一位全減器，之后再構(gòu)成8位全減器。有三個(gè)組件：h_suber，一位半減器，f_suber，一位全減器，f_suber8，8位全減器。

  標(biāo)簽： 半減器 減

  上傳時(shí)間： 2016-06-30

  上傳用戶：mpquest

• 這是一個(gè)利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請(qǐng)叫站長聯(lián)系我免費(fèi)下載

  資源簡介：這是一個(gè)利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請(qǐng)叫站長聯(lián)系我

  標(biāo)簽： PULL VHDL MAX 全加器

  上傳時(shí)間： 2014-05-31

  上傳用戶：lht618

• 此程序是用VHDL硬件描述語言編寫的,實(shí)現(xiàn)四位全加器的功能免費(fèi)下載

  資源簡介：此程序是用VHDL硬件描述語言編寫的,實(shí)現(xiàn)四位全加器的功能

  標(biāo)簽： VHDL 程序 硬件描述語言 全加器

  上傳時(shí)間： 2017-01-07

  上傳用戶：天誠24

• 1位全加器的vhdl設(shè)計(jì) 通過兩個(gè)半加起實(shí)現(xiàn)免費(fèi)下載

  資源簡介：1位全加器的vhdl設(shè)計(jì) 通過兩個(gè)半加起實(shí)現(xiàn)

  標(biāo)簽： vhdl 全加器

  上傳時(shí)間： 2017-01-12

  上傳用戶：徐孺

• 通過VHDL實(shí)現(xiàn)4位全加器免費(fèi)下載

  資源簡介：通過VHDL實(shí)現(xiàn)4位全加器，8位全加器，和8位通用寄存器的設(shè)計(jì)

  標(biāo)簽： VHDL 全加器

  上傳時(shí)間： 2014-01-11

  上傳用戶：lanwei

• 用VHDL寫的一個(gè)8位全加器的實(shí)驗(yàn)程序,供新手參考免費(fèi)下載

  資源簡介：用VHDL寫的一個(gè)8位全加器的實(shí)驗(yàn)程序,供新手參考

  標(biāo)簽： VHDL 8位 全加器 實(shí)驗(yàn)

  上傳時(shí)間： 2017-03-03

  上傳用戶：lx9076

• 8位全加器的VHDL描述免費(fèi)下載

  資源簡介：8位全加器的VHDL描述，可用MAX+plusⅡ運(yùn)行測試

  標(biāo)簽： VHDL 8位 全加器

  上傳時(shí)間： 2014-01-16

  上傳用戶：erkuizhang

• 32位全加器 在querters II 下面運(yùn)行成功 仿真 驗(yàn)證均已成功免費(fèi)下載

  資源簡介：32位全加器 在querters II 下面運(yùn)行成功 仿真 驗(yàn)證均已成功

  標(biāo)簽： querters II 全加器 仿真

  上傳時(shí)間： 2017-05-03

  上傳用戶：cc1915

• 4位全加器設(shè)計(jì)免費(fèi)下載

  資源簡介：4位全加器設(shè)計(jì)，包含半加器構(gòu)成全加器，由全加器構(gòu)成4位全加器及其拓展

  標(biāo)簽： 全加器

  上傳時(shí)間： 2017-05-06

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• 八位全加器免費(fèi)下載

  資源簡介：八位全加器，實(shí)現(xiàn)自動(dòng)加法，哈哈哈，大家共享

  標(biāo)簽： 全加器

  上傳時(shí)間： 2013-12-16

  上傳用戶：zhangjinzj