allegro16.20.000_wint_3of3
上傳時間： 2013-06-25
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Allegro PCB Layout(I) 高速電路板設(shè)計
上傳時間： 2013-07-04
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Allegro中文教程下載
上傳時間： 2013-05-31
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[Allegro系統(tǒng)互連設(shè)計平臺].Base_SPB155_lnx86_5of5.tar
上傳時間： 2013-07-03
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PCB電路板高速設(shè)計ALLEGRO14.2 清晰版
上傳時間： 2013-05-17
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cadence allegro pcb layout詳細教程
上傳時間： 2013-06-18
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Sigma-Delta A/D轉(zhuǎn)換器利用過采樣，噪聲整形和數(shù)字濾波技術(shù)，有效衰減了輸出信號帶內(nèi)的量化噪聲，提高了信噪比。與傳統(tǒng)的Nyquist轉(zhuǎn)換器相比，它降低了對模擬電路性能指標和元件精度的要求，簡化了模擬電路的設(shè)計，降低了生產(chǎn)成本。 本論文在對Sigma-Delta A/D轉(zhuǎn)換器原理研究的基礎(chǔ)上，基于TSMC0．18um工藝，采用1．8V工作電源，128倍的過采樣率，6．4MHz的采樣頻率，設(shè)計了一個主要應(yīng)用于音頻信號處理的Sigma-Delta A/D轉(zhuǎn)換器，分辨率達到16位。在調(diào)制器的設(shè)計中，本文采用了多級噪聲整形MASH（2-1）級聯(lián)調(diào)制器結(jié)構(gòu)，同時，考慮了各種非理想因素對系統(tǒng)性能的影響，在SDtoolbox工具的幫助下使用Simulink進行調(diào)制器系統(tǒng)設(shè)計。并使用Cadence Spectre對模塊電路進行設(shè)計仿真，包括運放，比較器，帶隙基準電壓源，CMOS開關(guān)，非交疊時鐘產(chǎn)生電路等。在數(shù)字抽取濾波器的設(shè)計中，采用了分級抽取技術(shù)，使用MATLAB軟件中的SPTool和FDATool工具對各級抽取濾波器進行優(yōu)化設(shè)計。并在原有的濾波器算法的基礎(chǔ)上，采用了CIC濾波器和半帶濾波器，設(shè)計出了運算量和存儲量都相對少的三級抽取濾波器系統(tǒng)，大大降低了功耗和面積。 論文的仿真結(jié)果表明，所設(shè)計的Sigma-Delta A/D轉(zhuǎn)換器信噪比達到102．3dB，滿足系統(tǒng)需要的16位精度要求。 關(guān)鍵詞：Sigma-Ddta； 信噪比； 多級噪聲整形； 數(shù)字抽取濾波器
標簽： SigmaDelta 音頻 模數(shù)轉(zhuǎn)換器
上傳時間： 2013-06-27
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本文對基于FPGA的對象存儲控制器原型的硬件設(shè)計進行了研究。主要內(nèi)容如下： ⑴研究了對象存儲控制器的硬件設(shè)計，使其高效完成對象級接口的智能化管理和復雜存儲協(xié)議的解析，對對象存儲系統(tǒng)整體性能提升有重要意義。基于SoPC(片上可編程系統(tǒng))技術(shù)，在FPGA(現(xiàn)場可編程門陣列)上實現(xiàn)的對象存儲控制器，具有功能配置靈活，調(diào)試方便，成本較低等優(yōu)點。 ⑵采用Cyclone II器件實現(xiàn)的對象存儲控制器的網(wǎng)絡(luò)接口，包含處理器模塊、內(nèi)存模塊、Flash模塊等核心組成部分，提供千兆以太網(wǎng)的網(wǎng)絡(luò)接口和PCI(周邊元件擴展接口)總線的主機接口，還具備電源模塊、時鐘模塊等以保證系統(tǒng)正常運行。在設(shè)計實現(xiàn)PCB(印制電路板)時，從疊層設(shè)計、布局、布線、阻抗匹配等多方面解決高達100MHz的全局時鐘帶來的信號完整性問題，并基于IBIS模型進行了信號完整性分析及仿真。針對各功能模塊提出了相應(yīng)的調(diào)試策略，并完成了部分模塊的調(diào)試工作。 ⑶提出了基于Virtex-4的對象存儲控制器系統(tǒng)設(shè)計方案，Virtex-4內(nèi)嵌PowerPC高性能處理器，可更好地完成對象存儲設(shè)備相關(guān)的控制和管理工作。實現(xiàn)了豐富的接口設(shè)計，包括千兆以太網(wǎng)、光纖通道、SATA(串行高級技術(shù)附件)等網(wǎng)絡(luò)存儲接口以及較PCI性能更優(yōu)異的PCI-X(并連的PCI總線)主機接口；提供多種FPGA配置方式。使用Cadence公司的Capture CIS工具完成了該系統(tǒng)硬件的原理圖繪制，通過了設(shè)計規(guī)則檢查，生成了網(wǎng)表用作下一步設(shè)計工作的交付文件。
上傳時間： 2013-04-24
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可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉(zhuǎn)換，對外圍芯片的驅(qū)動，完成對芯片的測試功能以及對芯片電路保護等。 本文采用了自頂向下和自下向上的設(shè)計方法，依據(jù)可配置端口電路能實現(xiàn)的功能和工作原理，運用Cadence的設(shè)計軟件，結(jié)合華潤上華0.5μm的工藝庫，設(shè)計了一款性能、時序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內(nèi)容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設(shè)計的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時序仿真，且建立時間小于5ns和保持時間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計的要求。 2.基于TAP Controller的工作原理及它對16種狀態(tài)機轉(zhuǎn)換的控制，對16種狀態(tài)機的轉(zhuǎn)換完成了行為級描述和實現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發(fā)器級聯(lián)的構(gòu)架這一特點，設(shè)計了一款邊界掃描電路，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。達到對芯片電路測試設(shè)計的要求。 4.對于端口電路來講，有時需要將從CLB中的輸出數(shù)據(jù)實現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實現(xiàn)以上的功能，并運用Verilog XL和Hspiee對它進行了功能和時序的仿真。滿足設(shè)計要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點電壓，將端口電路設(shè)計成3.3V和5V兼容的電路，通過仿真性能上已完全達到這一要求。此外，在輸入端口處加上擴散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動大負載的功能。通過對管子尺寸的大小設(shè)置和驅(qū)動大小的仿真表明：在實現(xiàn)TTL高電平輸出時，最大的驅(qū)動電流達到170mA，而對應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動電流為140mA[8]；同樣，在實現(xiàn)CMOS高電平最大驅(qū)動電流達到200mA,而xilinx4006e的CMOS驅(qū)動電流達到170[8]mA。 7.與xilinx4006e端口電路相比，在延時和面積以及功耗略大的情況下，本論文研究設(shè)計的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動能力更加強大。
上傳時間： 2013-07-20
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cadence是現(xiàn)在主流IC設(shè)計軟件，中芯國際等大公司均使用其進行IC設(shè)計，本文將講述其使用方法
上傳時間： 2013-07-18
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