FPGA-CPLD入門教程 學(xué)習(xí)CPLD的看看
標(biāo)簽： FPGA-CPLD files 入門教程
上傳時(shí)間： 2013-07-16
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可編程邏輯器件FPGA(現(xiàn)場可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號處理系統(tǒng)具有更高的實(shí)時(shí)性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時(shí)，流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計(jì)蝶形處理器時(shí)只用到了一個(gè)乘法器和兩個(gè)加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計(jì)了一個(gè)并行乘法器。在實(shí)現(xiàn)該乘法器時(shí)，本文采用改進(jìn)的布斯算法，用以減少部分積的個(gè)數(shù)。同時(shí)，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過設(shè)計(jì)相應(yīng)的存儲單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時(shí)性要求較高的場合具有極高的實(shí)用價(jià)值。
上傳時(shí)間： 2013-07-18
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FPGA-CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享，F(xiàn)PGA-CPLD數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)分享
標(biāo)簽： FPGA-CPLD 數(shù)字 電路設(shè)計(jì) 經(jīng)驗(yàn)分享
上傳時(shí)間： 2013-06-05
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基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用VHDL 硬件描述語言設(shè)計(jì),并在EDA(電子設(shè)計(jì)自動(dòng)化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序
標(biāo)簽： FPGA VHDL 數(shù)字頻率計(jì) 硬件描述語言
上傳時(shí)間： 2013-08-06
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用VHDL語言設(shè)計(jì)基于FPGA器件的高采樣率FIR濾波器,基于VHDL與CPLD器件的FIR數(shù)字濾波器的設(shè)計(jì)
上傳時(shí)間： 2013-08-07
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基于FPGA CPLD設(shè)計(jì)與實(shí)現(xiàn)UART,一聽名字就知道，不用再說了吧，
上傳時(shí)間： 2013-08-09
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FPGAcpld結(jié)構(gòu)分析 pga的EDA設(shè)計(jì)方法 fpga中的微程序設(shè)計(jì) 復(fù)雜可編程邏輯器件cpld專題講座(Ⅴ)──cpld的應(yīng)用和實(shí)現(xiàn)數(shù)字邏 一種使用fpga設(shè)計(jì)的DRAM控制器 用cpld器件實(shí)現(xiàn)24位同步計(jì)數(shù)器的設(shè)計(jì)
標(biāo)簽： FPGAcpld fpga EDA 結(jié)構(gòu)分析
上傳時(shí)間： 2013-08-10
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系統(tǒng)應(yīng)用FPGA技術(shù)，通過VHDL編程，在CPLD上實(shí)現(xiàn)。電子琴的基本原理是產(chǎn)生各個(gè)音符對應(yīng)的頻率，將頻率放大后驅(qū)動(dòng)喇叭發(fā)出音響。該電子琴包括手動(dòng)彈奏與自動(dòng)演奏兩種功能，其中手動(dòng)彈奏時(shí)還可錄音回放。文中敘述了電子琴的設(shè)計(jì)原理和分塊實(shí)現(xiàn)的方法，詳細(xì)介紹各模塊的設(shè)計(jì)及模塊之間的連接組合方法，還包括電子琴的使用說明。
標(biāo)簽： FPGA 系統(tǒng)應(yīng)用
上傳時(shí)間： 2013-08-24
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\\fpga cpld\\XILINXCPLD-JTAG \\fpga cpld\\XILINXCPLD-JTAG
標(biāo)簽： XILINXCPLD-JTAG fpga cpld
上傳時(shí)間： 2013-08-26
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ARM,DSP,FPGA的區(qū)別:詳細(xì)介紹了ARM，DSP，F(xiàn)PGA/CPLD的異同。
上傳時(shí)間： 2013-08-27
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