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D0

-- Hamming Decoder -- This Hamming decoder accepts an 8-bit Hamming code (produced by the encoder a

-- Hamming Decoder -- This Hamming decoder accepts an 8-bit Hamming code (produced by the encoder above) and performs single error correction and double error detection. -- download from: www.pld.com.cn & www.fpga.com.cn LIBRARY ieee USE ieee.std_logic_1164.ALL ENTITY hamdec IS PORT(hamin : IN BIT_VECTOR(0 TO 7) --D0 d1 d2 d3 p0 p1 p2 p4 dataout : OUT BIT_VECTOR(0 TO 3) --D0 d1 d2 d3 sec, ded, ne : OUT BIT) --diagnostic outputs END hamdec ARCHITECTURE ver1 OF hamdec IS BEGIN

標簽： Hamming produced Decoder decoder

上傳時間： 2017-07-15

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（1）通過開關K0合上與斷開控制A/D轉換的開始和停止

（1）通過開關K0合上與斷開控制A/D轉換的開始和停止，當開始A/D轉換后，每秒對連接到PTB3的模擬量采樣一次，結果送指示燈D7~D0顯示。（2）采樣結果同步通過串行接口發送到PC機（38400bps，N，8，1），顯示格式為“The signal is:x.xV”（滿量程為5.0V）。

標簽： 開關斷開控制轉換

上傳時間： 2013-12-19

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點陣拉木。。hex

用于仿真進入（由于使用的IN0通道，所以ADDA,ADDB,ADDC均接低電平），經過模/數轉換后，產生相應的數字量經過其輸出通道D0-D7傳送給AT89C51芯片的P1口，AT89C51負責把接收到的數字量經過數據處理，產生正確的7段數碼管的顯示段碼傳送給四位LED，同時它還通過其四位I/O口P2.0、P2.1、P2.2、P2.3產生位選信號控制數碼管的亮滅。此外，AT89C51還控制ADC0808的工作。其中，單片機AT89C51通過定時器中斷從P2.4輸出方波，接到ADC0808的CLOCK,P2.6發正脈沖啟動A/D轉換，P2.5檢測A/D轉換是否完成，轉換完成后，P2.7置高從P1口讀取轉換結果送給LED顯示出來[3]。簡易數字直流電壓表的硬件電路已經設計完成，就可以選取相應的芯片和元器件，利用Proteus軟件繪制出硬件的原理，并仔細地檢查修改，直至形成完善的硬件原理圖。但要真正實現電路對電壓的測量和顯示功能，還需要有相應的軟件配合，才能達到設計要求。

標簽： 程序

上傳時間： 2015-02-27

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直流穩壓電源

此電路的工作原理是：+5V模擬電壓信號通過變阻器VR1分壓后由ADC08008的IN0通道進入（由于使用的IN0通道，所以ADDA,ADDB,ADDC均接低電平），經過模/數轉換后，產生相應的數字量經過其輸出通道D0-D7傳送給AT89C51芯片的P1口，AT89C51負責把接收到的數字量經過數據處理，產生正確的7段數碼管的顯示段碼傳送給四位LED，同時它還通過其四位I/O口P2.0、P2.1、P2.2、P2.3產生位選信號控制數碼管的亮滅。此外，AT89C51還控制ADC0808的工作。其中，單片機AT89C51通過定時器中斷從P2.4輸出方波，接到ADC0808的CLOCK,P2.6發正脈沖啟動A/D轉換，P2.5檢測A/D轉換是否完成，轉換完成后，P2.7置高從P1口讀取轉換結果送給LED顯示出來[3]。簡易數字直流電壓表的硬件電路已經設計完成，就可以選取相應的芯片和元器件，利用Proteus軟件繪制出硬件的原理，并仔細地檢查修改，直至形成完善的硬件原理圖。但要真正實現電路對電壓的測量和顯示功能，還需要有相應的軟件配合，才能達到設計要求

標簽： 電源設計

上傳時間： 2015-02-27

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VB和單片機串行通信

用VB和單片機實現單片機和計算機的串行通信，程序簡單易懂，基本功能是將單片機發送的數據在計算機上用圖形和文本框顯示出來，可以后續根據自己的需要修改，添加更多的功能，任意單片機都行，只要波特率對了，串口工作方式就OK了，波特率是9600，串口工作方式1.一幀共計10位，1位起始位（低電平”0“），8位數據位（D0-D7)，一位停止位（低電平”1“）

標簽： VB和單片機串行通信

上傳時間： 2015-04-06

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6 KEYS 高抗干擾并防水電容式觸摸按鍵VK3606OM SOP16

一．產品描述提供6個觸摸感應按鍵，一對一直接輸出，輸出為開漏(opendrain)型態，適合作AD鍵。對於防水和抗干擾方面有很優異的表現! 二。產品特色 1.工作電壓範圍：3.1V – 5.5V 2.工作電流： 3mA@5V 3.6 個觸摸感應按鍵 4.提供一對一的直接輸出，未按鍵為開漏(open drain)型態輸出，按鍵時為低電平。 5.可以經由調整 CAP 腳的外接電容，調整靈敏度，電容越大靈敏度越高 6.具有防水及水漫成片水珠覆蓋在觸摸按鍵面板，按鍵仍可有效判別 7.內建 LDO 增加電源的抗干擾能力三。產品應用各種大小家電，娛樂產品四．功能描述 1.VK3606OM 於手指按壓觸摸盤，在 60ms 內輸出對應按鍵的狀態。 2.單鍵優先判斷輸出方式處理, 如果 K1 已經承認了, 需要等K1 放開後, 其他按鍵才能再被承認，同時間只有一個按鍵狀態會被輸出。 3.具有防呆措施, 若是按鍵有效輸出連續超過 10 秒, 就會做復位。 4.環境調適功能，可隨環境的溫濕度變化調整參考值，確保按鍵判斷工作正常。 5.可分辨水與手指的差異，對水漫與水珠覆蓋按鍵觸摸盤，仍可正確判斷按鍵動作。但水不可於按鍵觸摸盤上形成“水柱”，若如此則如同手按鍵一般，會有按鍵承認輸出。 6.內建 LDO 及抗電源雜訊的處理程序，對電源漣波的干擾有很好的耐受能力。 7.K0~K5 中不使用的按鍵請接地，避免太過靈敏而產生誤動。 8.D0~D5 中不使用的輸出請接地，避免浮接會有漏電流的情況。

標簽： KEYS 3606 SOP 16 VK OM 抗干擾防水

上傳時間： 2019-08-08

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8鍵高抗干擾并防水電容式觸摸按鍵VK3608BM SOP16電子元器件貼片

產品描述提供8個觸摸感應按鍵，二進制(BCD)編碼輸出，具有一個按鍵承認輸出的顯示，按鍵後的資料會維持到下次按鍵，可先判斷按鍵承認的狀態，對於防水和抗干擾方面有很優異的表現! 產品特色工作電壓範圍： 3.1V – 5.5V 工作電流： 3mA@5V 8 個觸摸感應按鍵提供二進制(BCD)編碼直接輸出介面(上電 D2~D0/111) 按鍵後離開，輸出狀態會維持到下次按鍵才會改變。提供按鍵承認有效輸出，當有按鍵時輸出低電平，無按鍵為高電平。可以經由調整 CAP 腳的外接電容，調整靈敏度，電容越大靈敏度越高具有防水及水漫成片水珠覆蓋在觸摸按鍵面板，按鍵仍可有效判別內建 LDO 增加電源的抗干擾能力產品應用應用于大小家電，娛樂產品等

標簽： VK3608 SOP VK 16 BM 抗干擾防水電元器件貼片

上傳時間： 2019-08-08

上傳用戶：szqxw1688
8 KEYS 高抗干擾并防水+省電電容式觸摸按鍵VK3708BM SOP16

一．產品描述提供8個觸摸感應按鍵，二進制(BCD)編碼輸出，具有一個按鍵承認輸出的顯示，按鍵後的資料會維持到下次按鍵，可先判斷按鍵承認的狀態。提供低功耗模式，可使用於電池應用的產品。對於防水和抗干擾方面有很優異的表現! 二．產品特色 1.工作電壓範圍：3.1V – 5.5V 2. 工作電流： 3mA (正常模式)；15 uA (休眠模式) @5V 3. 8 個觸摸感應按鍵 4.持續無按鍵 4 秒，進入休眠模式 5. 提供二進制(BCD)編碼直接輸出介面(上電 D2~D0/111) 6. 按鍵後離開，輸出狀態會維持到下次按鍵才會改變。 7. 提供按鍵承認有效輸出，當有按鍵時輸出低電平，無按鍵為高電平。 8. 可以經由調整 CAP 腳的外接電容，調整靈敏度，電容越大靈敏度越高 9. 具有防水及水漫成片水珠覆蓋在觸摸按鍵面板，按鍵仍可有效判別 10. 內建 LDO 增加電源的抗干擾能力三．產品應用各種大小家電，娛樂產品四．功能描述 1.VK3708BM 於手指按壓觸摸盤，在 60ms 內輸出對應按鍵的狀態。 2.單鍵優先判斷輸出方式處理, 如果 K1 已經承認了, 需要等 K1 放開後, 其他按鍵才能再被承認，同時間只有一個按鍵狀態會被輸出。 3.具有防呆措施, 若是按鍵有效輸出連續超過 10 秒, 就會做復位。 4.環境調適功能，可隨環境的溫濕度變化調整參考值，確保按鍵判斷工作正常。 5.可分辨水與手指的差異，對水漫與水珠覆蓋按鍵觸摸盤，仍可正確判斷按鍵動作。但水不可於按鍵觸摸盤上形成“水柱”，若如此則如同手按鍵一般，會有按鍵承認輸出。 6.內建 LDO 及抗電源雜訊的處理程序，對電源漣波的干擾有很好的耐受能力。 7.不使用的按鍵請接地，避免太過靈敏而產生誤動。聯系人：許碩 QQ：191 888 5898 聯系電話：188 9858 2398（微信）

標簽： KEYS 3708 SOP 16 BM VK 抗干擾防水省電

上傳時間： 2019-08-08

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FPGA片內FIFO讀寫測試Verilog邏輯源碼Quartus工程文件+文檔說明使用 FPGA

FPGA片內FIFO讀寫測試Verilog邏輯源碼Quartus工程文件+文檔說明，使用 FPGA 內部的 FIFO 以及程序對該 FIFO 的數據讀寫操作。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz時鐘 input rst_n //復位信號，低電平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO寫數據wire wr_en; //FIFO寫使能wire rd_en; //FIFO讀使能wire[15:0] r_data; //FIFO讀數據wire full; //FIFO滿信號 wire empty; //FIFO空信號 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///產生FIFO寫入的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空，開始寫FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO滿 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'D0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'D0; end///產生FIFO讀的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO滿, 開始讀FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)

標簽： fpga fifo verilog quartus

上傳時間： 2021-12-19

上傳用戶：20125101110
verilog實現I2C通信的slave模塊源碼狀態機設位計可做I2C接口的仿真模型

verilog實現I2C通信的slave模塊源碼狀態機設位計可做I2C接口的仿真模型//`timescale 1ns/1psmodule I2C_slv (input [6:0] slv_id,input RESET,input scl_i, //I2C clkinput sda_i, //I2C data ininput [7:0] I2C_RDDATA,////////////////////////output reg sda_o, //I2C data outoutput reg reg_w, //reg write enable pulse (1T of scl_i)output reg [7:0] I2C_ADDR,output reg [7:0] I2C_DATA); parameter ST_ADDR = 4'D0; parameter ST_ACK = 4'd1; parameter ST_WDATA1 = 4'd2; parameter ST_WACK1 = 4'd3; parameter ST_WDATA2 = 4'd4; parameter ST_WACK2 = 4'd5; parameter ST_WDATA3 = 4'd6; parameter ST_WACK3 = 4'd7; parameter ST_RDATA1 = 4'd8; parameter ST_RACK1 = 4'd9; parameter ST_IDLE = 4'd15;//---------------------------------------------------------------------------// Signal Declaration//--------------------------------------------------------------------------- reg i2c_start_n, i2c_stop_n; //wire RESET_scl; wire i2c_stp_n, i2c_RESET; reg [3:0] i2c_cs, i2c_ns; reg [3:0] cnt_bit; reg [7:0] d_vec; reg i2c_rd, i2c_ack; reg [7:0] I2C_RDDATA_latch;

標簽： verilog i2c 通信 slave

上傳時間： 2022-02-03

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