十位累加器,EDA,FPGA,DDS信號(hào)發(fā)生器的相位累加器,可用.
標(biāo)簽： FPGA EDA DDS 累加器
上傳時(shí)間： 2014-01-19
上傳用戶：huangld
dds算法的fpga實(shí)現(xiàn) altera 根據(jù)不同設(shè)置，輸出不同頻率的信號(hào)源
標(biāo)簽： altera fpga dds 算法
上傳時(shí)間： 2014-01-20
上傳用戶：bruce5996
基于FPGA的頻率相位可調(diào)DDS信號(hào)發(fā)生器
標(biāo)簽： FPGA DDS 頻率 相位
上傳時(shí)間： 2017-06-09
上傳用戶：stvnash
關(guān)于FPGA中DDS核參數(shù)設(shè)置的資料，英文版的XILINX資料
標(biāo)簽： FPGA DDS 參數(shù)
上傳時(shí)間： 2013-12-19
上傳用戶：金宜
基于FPGA的DDS算法的實(shí)現(xiàn)，已經(jīng)通過(guò)FPGA的后端仿真實(shí)現(xiàn)
標(biāo)簽： FPGA DDS 算法
上傳時(shí)間： 2017-06-26
上傳用戶：cc1915
FPGA實(shí)現(xiàn)DDS，f=90kHZ~5MHZ范圍
標(biāo)簽： FPGA DDS
上傳時(shí)間： 2017-08-20
上傳用戶：BOBOniu
基于FPGA 的直接數(shù)字頻率合成信號(hào)發(fā)生器(DDS)設(shè)計(jì)
標(biāo)簽： FPGA DDS 數(shù)字頻率合成 信號(hào)發(fā)生器
上傳時(shí)間： 2017-09-14
上傳用戶：拔絲土豆
基于FPGA器件的DDS設(shè)計(jì)實(shí)現(xiàn)中的一個(gè)核心部分就是波形存儲(chǔ)表的設(shè)計(jì)。首先采用LPM_ROM和 VHDL選擇語(yǔ)句這兩種方法進(jìn)行波形存儲(chǔ)表的設(shè)計(jì)和比較分析 然后考慮到硬件資源的有限性及DDS的精度要 求,對(duì)這兩種方法的程序進(jìn)行了優(yōu)化 最后對(duì)這兩種方法設(shè)計(jì)的程序進(jìn)行仿真和硬件調(diào)試。結(jié)果表明:采用這兩種 方法都能有效地實(shí)現(xiàn)DDS中波形存儲(chǔ)表的設(shè)計(jì)。
標(biāo)簽： DDS LPM_ROM FPGA VHDL
上傳時(shí)間： 2017-09-16
上傳用戶：sardinescn
基于FPGA的移相式DDS正弦信號(hào)發(fā)生器的VHDL源代碼，壓縮包里是在Quartus里做的工程，F(xiàn)PGA用的是Cyclone1C3系列
標(biāo)簽： FPGA VHDL DDS 移相式
上傳時(shí)間： 2014-02-18
上傳用戶：xaijhqx
基于FPGA的芯片，有關(guān)dds合成原理實(shí)現(xiàn)正交信號(hào)源的設(shè)計(jì)。
標(biāo)簽： dds 正交信號(hào)源
上傳時(shí)間： 2015-04-27
上傳用戶：1589633708
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