項目中自己設計的URAT的VHDL源程序及仿真，已經(jīng)通過了編譯和仿真，有項目用的到的可參考下。
標簽： URAT VHDL 項目 源程序
上傳時間： 2014-01-12
上傳用戶：xiaoxiang
altera USB blaste 制作全套資料。包括原理圖、93LC46的配置文件和CPLD的VHDL源程序。
標簽： altera blaste CPLD VHDL
上傳時間： 2015-11-06
上傳用戶：love1314
基于XILINX的XC3系列FPGA的VGA控制器的VHDL源程序。
標簽： XILINX FPGA VHDL XC3
上傳時間： 2014-01-14
上傳用戶：eclipse
電子EDA,VHDL語言設計8位的fifo數(shù)據(jù)緩沖器的vhdl源程序
標簽： VHDL fifo vhdl EDA
上傳時間： 2016-01-10
上傳用戶：wweqas
任意整數(shù)分頻器的vhdl源程序,放心使用. 無版權問題,歡迎copy.
標簽： vhdl copy 整數(shù) 分頻器
上傳時間： 2016-01-28
上傳用戶：372825274
狀態(tài)機設計的vhdl源程序及文章pdf,歡迎交流.
標簽： vhdl 狀態(tài) 源程序
上傳時間： 2014-11-22
上傳用戶：gut1234567
步進電機的vhdl源程序
標簽： vhdl 步進電機 源程序
上傳時間： 2013-12-19
上傳用戶：xyipie
數(shù)字鐘的VHDL源程序，可實現(xiàn)整點報時、鬧鐘的功能，還有常有星期的顯示，已調試過
標簽： VHDL 數(shù)字 源程序
上傳時間： 2013-12-28
上傳用戶：pkkkkp
FSK和PSK調制與解調的VHDL源程序.是在QUARTUS2環(huán)境下開發(fā)的.
標簽： QUARTUS2 VHDL FSK PSK
上傳時間： 2014-01-06
上傳用戶：wff
8*8位的fifo數(shù)據(jù)緩沖器的vhdl源程序。經(jīng)過quartus ii 6.0 驗證成功。
標簽： quartus fifo vhdl 6.0
上傳時間： 2014-11-27
上傳用戶：athjac
蟲蟲下載站版權所有 京ICP備2021023401號-1
