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EDA;<b>Quartus ii</b>

  • 這是我們做的一個作業(yè) 摸60計數(shù)器

    這是我們做的一個作業(yè) 摸60計數(shù)器,用Quartus ii 做的 ,內(nèi)容齊全 不可不看。

    標簽: 計數(shù)器

    上傳時間: 2013-12-24

    上傳用戶:xauthu

  • crc任意位生成多項式 任意位運算 自適應算法 循環(huán)冗余校驗碼(CRC

    crc任意位生成多項式 任意位運算 自適應算法 循環(huán)冗余校驗碼(CRC,Cyclic Redundancy Code)是采用多項式的 編碼方式,這種方法把要發(fā)送的數(shù)據(jù)看成是一個多項式的系數(shù) ,數(shù)據(jù)為bn-1bn-2…b1b0 (其中為0或1),則其對應的多項式為: bn-1Xn-1+bn-2Xn-2+…+b1X+b0 例如:數(shù)據(jù)“10010101”可以寫為多項式 X7+X4+X2+1。 循環(huán)冗余校驗CRC 循環(huán)冗余校驗方法的原理如下: (1) 設要發(fā)送的數(shù)據(jù)對應的多項式為P(x)。 (2) 發(fā)送方和接收方約定一個生成多項式G(x),設該生成多項式 的最高次冪為r。 (3) 在數(shù)據(jù)塊的末尾添加r個0,則其相對應的多項式為M(x)=XrP(x) 。(左移r位) (4) 用M(x)除以G(x),獲得商Q(x)和余式R(x),則 M(x)=Q(x) ×G(x)+R(x)。 (5) 令T(x)=M(x)+R(x),采用模2運算,T(x)所對應的數(shù)據(jù)是在原數(shù) 據(jù)塊的末尾加上余式所對應的數(shù)據(jù)得到的。 (6) 發(fā)送T(x)所對應的數(shù)據(jù)。 (7) 設接收端接收到的數(shù)據(jù)對應的多項式為T’(x),將T’(x)除以G(x) ,若余式為0,則認為沒有錯誤,否則認為有錯。

    標簽: crc CRC 多項式 位運算

    上傳時間: 2014-11-28

    上傳用戶:宋桃子

  • 三八譯碼器的源代碼

    三八譯碼器的源代碼,在quartus II 6.0中進行進行設計的,有vhdl源代碼

    標簽: 譯碼器 源代碼

    上傳時間: 2015-09-05

    上傳用戶:181992417

  • 在開發(fā)板上實現(xiàn)svga條形信號發(fā)生器的源代碼

    在開發(fā)板上實現(xiàn)svga條形信號發(fā)生器的源代碼,是在quartus II 6.0的開發(fā)環(huán)境中運行的

    標簽: svga 開發(fā)板 信號發(fā)生器 源代碼

    上傳時間: 2013-12-23

    上傳用戶:dave520l

  • crc任意位生成多項式 任意位運算 自適應算法 循環(huán)冗余校驗碼(CRC

    crc任意位生成多項式 任意位運算 自適應算法 循環(huán)冗余校驗碼(CRC,Cyclic Redundancy Code)是采用多項式的 編碼方式,這種方法把要發(fā)送的數(shù)據(jù)看成是一個多項式的系數(shù) ,數(shù)據(jù)為bn-1bn-2…b1b0 (其中為0或1),則其對應的多項式為: bn-1Xn-1+bn-2Xn-2+…+b1X+b0 例如:數(shù)據(jù)“10010101”可以寫為多項式 X7+X4+X2+1。 循環(huán)冗余校驗CRC 循環(huán)冗余校驗方法的原理如下: (1) 設要發(fā)送的數(shù)據(jù)對應的多項式為P(x)。 (2) 發(fā)送方和接收方約定一個生成多項式G(x),設該生成多項式 的最高次冪為r。 (3) 在數(shù)據(jù)塊的末尾添加r個0,則其相對應的多項式為M(x)=XrP(x) 。(左移r位) (4) 用M(x)除以G(x),獲得商Q(x)和余式R(x),則 M(x)=Q(x) ×G(x)+R(x)。 (5) 令T(x)=M(x)+R(x),采用模2運算,T(x)所對應的數(shù)據(jù)是在原數(shù) 據(jù)塊的末尾加上余式所對應的數(shù)據(jù)得到的。 (6) 發(fā)送T(x)所對應的數(shù)據(jù)。 (7) 設接收端接收到的數(shù)據(jù)對應的多項式為T’(x),將T’(x)除以G(x) ,若余式為0,則認為沒有錯誤,否則認為有錯

    標簽: crc CRC 多項式 位運算

    上傳時間: 2014-01-16

    上傳用戶:hphh

  • 8位的加法器設計

    8位的加法器設計,分4個工程完成的,用的是Quartus II軟件。

    標簽: 8位 加法器

    上傳時間: 2014-01-20

    上傳用戶:myworkpost

  • VHDL實現(xiàn)了IIS接口程序

    VHDL實現(xiàn)了IIS接口程序,在Quartus II 6.0上編譯通過,在板子上可以讀取IIS數(shù)據(jù)

    標簽: VHDL IIS 接口程序

    上傳時間: 2014-06-06

    上傳用戶:1427796291

  • 簡易數(shù)字頻率計

    簡易數(shù)字頻率計,用Verilog HDL編寫的,基于Quartus II實現(xiàn),結(jié)構(gòu)清晰,功能較為全面,能滿足簡單的頻率測量要求

    標簽: 數(shù)字頻率計

    上傳時間: 2013-12-08

    上傳用戶:15071087253

  • FFT的VHDL源文件

    FFT的VHDL源文件,經(jīng)過在Quartus II上的測試無錯誤

    標簽: VHDL FFT

    上傳時間: 2016-02-24

    上傳用戶:BIBI

  • 單片機8051 IP內(nèi)核的VHDL源碼

    單片機8051 IP內(nèi)核的VHDL源碼,需要的開發(fā)環(huán)境QUARTUS II 6.0。

    標簽: 8051 VHDL 單片機 IP內(nèi)核

    上傳時間: 2014-01-24

    上傳用戶:zhaoq123

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