H.264/AVC是國際電信聯盟與國際標準化組織/國際電工委員會聯合推出的活動圖像編碼標準，簡稱H.264。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大的提高，并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標準不同，它所有的編碼都是基于上下文進行。這種方法比傳統的查單一表的方法提高了編碼效率，但也增加了設計上的困難。 作者在全面學習H.264/AVC協議和深入研究CAVLC編碼算法的基礎上，確定了并行編碼的CAVLC編碼器結構框圖，并總結出了影響CAVLC編碼器實現的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優化設計，這些優化設計包括多參考塊的表格預測法、快速查找表法、算術消除法等。最后，用Verilog硬件描述語言對所設計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎。
上傳時間： 2013-06-04
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H.264/AVC是ITU與ISO/IEC(International Standard Organization/Intemational Electrotechnical Commission國際標準化組織/國際電工委員會)聯合推出的活動圖像編碼標準。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大提高，并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。基于上下文的自適應二進制算術編碼(Conrext-based Adaptive Binary Arithmetic Coding，CABAC)是H.264/AVC的兩個熵編碼方案之一，相對于另一熵編碼方案-CAVLC(基于上下文的自適應可變長編碼)，CABAC具有更高的數據壓縮率：在同等編碼質量下要比CAVLC提高10％～15％的壓縮率。CABAC能實現很高的數據壓縮率，但這是以增加實現的復雜性為代價的。在已有的硬件實現方法上，CABAC的解碼效率并不高。 論文在深入研究CABAC解碼算法及其實現流程，并在仔細分析了H.264/AVC碼流結構的基礎上，總結出了影響CABAC解碼效率的各個環節，并以此為出發點，對CABAC解碼所需中的各個功能模塊進行了優化設計，設計出一種新的CABAC解碼器結構，相對于一般的CABAC解碼器，它的解碼效率得到了顯著提高。論文針對影響CABAC解碼過程的"瓶頸"問題一多次訪問存儲部件影響解碼速率，提出了新的存儲組織方式，并根據CABAC的碼流結構特性，采用4個子解碼器級聯的方式來進一步提高解碼速率。 最后，用Verilog語言對所設計的CABAC解碼器進行了描述，用EDA軟件對其進行了仿真，并在FPGA上驗證了其功能，結果顯示，該CABAC解碼器結構顯著提高了解碼效率，能夠滿足高檔次實時通訊的要求。
上傳時間： 2013-07-03
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本論文設計了一種基于FPGA的高速FIR數字濾波器,濾波器實現低通濾波,截止頻率為1MHz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數據為8位二進制,采樣頻率為10MHz。 論文首先簡要介紹了數字濾波器的基本原理和線性FIR數字濾波器的性質、結構,根據濾波器的性能要求選擇窗函數、確定系數,在算法上為了滿足數字濾波器的要求,對系數放大512倍并取整,并用Matlab對數字濾波器原理進行了證明。同時簡述了EDA技術和FPGA設計流程。 其次,論文說明了FIR數字濾波器模塊的劃分,并用Verilog語言在Modelsim環境下進行了功能測試。對于數字濾波器系數中的-1,-2,4這些簡單的系數乘法直接進行移位和取反,可以極大的節省資源和優化設計。而對普通系數乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實現了乘積的運算；另外,在本設計進行部分積累加時,采用舍取冗余位,主要是根據設計時已對系數進行了放大,而輸出時又要將結果相應的縮小,所以在累加時,提前對部分積縮小,從而減少了運算量,從時間和資源上都得到了優化。 論文的最后分別用Modelsim和Quartus II進行了FIR數字濾波器的前仿真和后仿真,將仿真的結果和Matlab中原理驗證時得到的理想值進行了比較,并對所產生的誤差進行了分析。仿真結果表明：本16階FIR數字濾波器設計能夠實現截止頻率為1MHz的低通濾波,并且工作頻率可達150MHz以上。
上傳時間： 2013-07-15
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本文論述了嵌入式TCP/IP協議棧的實現，介紹了TCP/IP協議棧的原理，以及硬線實現TCP/IP協議棧的意義和應用。 第一章為緒論，介紹論文研究的目的、內容、意義和國內外研究發展的現狀。 第二章介紹FPGA設計的流程和Verilog HDL設計語言。著重介紹了FPGA的代碼輸入、編譯、綜合、仿真和下載等等步驟，并且介紹了FPGA設計中使用到的EDA軟件。介紹了Verilog HDL語言的起源，以及Verilog HDL語言的優缺點，并與VHDL語言進行了簡單的比較。 第三章介紹嵌入式系統要實現的經過剪裁的TCP/IP協議棧的內容。著重介紹了要實現的TCP/IP協議棧的子協議，包括TCP協議、UDP協議、IP協議、ARP協議、ICMP協議。在介紹這些協議的時候，介紹了這些協議的工作原理，以及這些協議要用到的報文的格式。 第四章介紹實現剪裁的TCP/IP協議棧的實現，具體介紹的經過剪裁的TCP/IP各個模塊的設計工作。這個部分著重介紹各個模塊的設計方法，實現各個模塊的過程。在設計完這些模塊后，對這些模塊的仿真進行了仿真。 第五章是全文的總結，概括了作者在這次畢業設計中的主要工作和課題的意義，同時指出了進一步工作的方向和需要解決的問題。
上傳時間： 2013-04-24
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本文應用EDA技術，基于FPGA器件設計與實現UART，并采用CRC校驗。主要工作如下： 1、在異步串行通信電路部分完全用FPGA來實現。選用Xilinx公司的SpartanⅢ系列的XC3S1000來實現異步串行通信的接收、發送和接口控制功能，利用FPGA集成度比較高，具有在線可編程能力，在其完成各種功能的同時，完全可以將串行通信接口構建其中，可根據實際需求分配資源。 2、利用VerilogHDL語言非常容易掌握，功能比VHDL更強大的特點，可以在設計時不斷修改程序，來適用不同規模的應用，而且采用Verilog輸入法與工藝性無關，利用系統設計時對芯片的要求，施加不同的約束條件，即可設計出實際電路。 3、利用ModelSim仿真工具對程序進行功能仿真和時序仿真，以驗證設計是否能獲得所期望的功能，確定設計程序配置到邏輯芯片之后是否可以運行，以及程序在目標器件中的時序關系。 4、為保證數據傳輸的正確性，采用循環冗余校驗CRC(CyclicRedundancyCheck)，該編碼簡單，誤判概率低，為了減少硬件成本，降低硬件設計的復雜度，本設計通過CRC算法軟件實現。 實驗結果表明，基于EDA技術的現場可編程門陣列FPGA集成度高，結構靈活，設計方法多樣，開發周期短，調試方便，修改容易，采用FPGA較好地實現了串行數據的通信功能，并對數據作了一定的處理，本設計中為CRC校驗。另外，可以利用FPGA的在線可編程特性，對本設計電路進行功能擴展，以滿足更高的要求。
上傳時間： 2013-04-24
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本文主要研究了數字聲音廣播系統(DAB)內交織器與解交織器的算法及硬件實現方法。時間交織器與解交織器的硬件實現可以有幾種實現方案，本文對其性能進行了分析比較，選擇了一種工程中實用的設計方案進行設計，并將設計結果以FPGA設計驗證。時間解交織器的交織速度、電路面積、占用內存、是設計中主要因素，文中采用了單口SRAM實現，減少了對存儲器的使用，利用lC設計的優化設計方法來改善電路的面積。硬件實現是采用工業EDA標準Top-to-Down設計思想來設計時間解交織，使用verilogHDL硬件描述語言來描述解交織器，用Cadence Nc-verilog進行仿真，Debussy進行debug，在Altera公司的FPGA開發板上進行測試，然后用ASIC實現。測試結果證明：時間解交織器的輸出正確，實現速度較快，占用面積較小。
上傳時間： 2013-04-24
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Cadence 軟件是我們公司統一使用的原理圖設計、PCB 設計、高速仿真、自動布線的EDA 工具。本篇 Cadence 使用手冊是一本基于Allegro SPB V15.2 版本的Cadence 軟件的基礎使用手冊，包括原理圖設計、 PCB 設計、高速仿真、約束管理器、自動布線五個方面的內容，是一個入門級的教材。通過這本手冊旨在 讓新進員工能掌握Cadence 的基本使用方法，能獨立進行原理圖及PCB 的設計，了解自動布線、約束管理 器的使用，熟悉高速仿真的過程，并對公司的EDA 流程有全面的了解。
上傳時間： 2013-04-24
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Verilog入門教程，絕對超值 剛起步的人可以來看看
標簽： VERILOG
上傳時間： 2013-05-29
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論文討論了中壓電力線載波通信(MV-PLC)的現狀和應用前景，介紹了其技術特點和所面臨的問題。針對當前中壓電力線載波芯片的開發狀況，提出了基于OFDM(正交頻分復用)技術的中壓電力線載波通信的技術優勢和其Modem芯片開發的重要性。 針對國內中壓電網的結構，根據現有的研究成果，分析了中壓電力線信道的傳輸特性，包括阻抗特性，噪聲特性和衰減特性。闡述了OFDM的基本原理、優缺點和其中的關鍵技術，分析了OFDM系統組成模型及參數選取原則。針對中壓電力線信道噪聲特點，提出了基于OFDM的中壓電力線載波Modem芯片的FPGA(現場可編程門陣列)實現方案，并建立了系統MATLAB定點仿真模型。通過分析定點仿真結果，給出了該OFDM系統的設計參數，并詳細介紹了系統中部分模塊(主要包括IFFT/FFT模塊、數字上變頻模塊和同步模塊)的FPGA實現結構(用Verilog硬件描述語言設計)，并對這些模塊進行了功能驗證。 最后，搭建仿真平臺，對整個系統進行了前端EDA仿真驗證。利用低壓電力線環境，對所設計的系統進行了FPGA板級的調試，并對測試的結果進行了分析。驗證了系統的FPGA設計，并提出了MV-PLC OFDM系統中存在一些問題及系統需要改進之處。
上傳時間： 2013-04-24
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本文利用Verilog HDL 語言自頂向下的設計方法設計多功能數字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優點，并通過Altera QuartusⅡ 4.1 和ModelSim
上傳時間： 2013-07-21
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