本文完成了一種高速高性能數字脈沖壓縮處理器的設計和FPGA實現，包括系統架構設計、方案論證及仿真、算法實現、結果的測試等。 緒論部分首先闡明了本課題研究的背景和意義，概述了雷達數字脈沖壓縮系統的主要研究內容，關鍵技術及其發展趨勢，然后介紹了數字脈沖壓縮系統設計與實現的要求，最后給出了本文的主要研究內容。 第二章敘述了線性調頻信號脈沖壓縮的基本原理，對系統設計的實現方法進行了實時性方面的論證，并基于MATLAB做了仿真分析。 第三章從數字系統結構化設計方面將本系統劃分為三個部分：輸入部分、脈壓計算部分、輸出部分，并在流程圖中對各部分所要實現的功能做了介紹。 第四章首先總結了數字脈沖壓縮的實現途徑；提出了基于自定制浮點數據格式和分時復用蝶型結構的數字脈沖壓縮系統設計思想，對其關鍵技術進行了深入的研究。 第五章對輸入輸出模塊的功能做了詳細的描述，設計了具體的結構和電路。 第六章針對系統的測試驗證，提出面向SOC的模塊驗證和系統軟硬協同驗證的驗證策略。通過Link for Modelsim工具，實現MATAB與Modelsim之間對VHDL代碼的聯合仿真測試，通過在線邏輯分析工具ChipScope，完成系統的片上測試，并分析系統的性能，證明系統的可實用性。滿足設計的要求。 本文研制的數字脈沖壓縮處理器具有動態范圍大、處理精度高、處理能力強、體積小、重量輕、實時性好的優點，為設計高性能的現代雷達信號處理系統提供了可靠的保證。
上傳時間： 2013-07-01
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可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統具有很好的糾錯能力，如使用差錯控制編碼。自仙農定理提出以來，先后有許多糾錯編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優異的糾錯性能成為通信界的一個里程碑。 然而，Turbo碼迭代譯碼復雜度大，導致其譯碼延時大，故而在工程中的應用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法，很好地解決了并行訪問存儲器沖突的問題。 本論文在現場可編程門陣列(FPGA)平臺上實現了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現的并行Turbo編譯碼器在時鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數和最大迭代次數均為4時，可支持8.2Mbps的編譯碼數掘吞吐量，而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設計了系統開發板。該開發板可提供高速以太網MAC／PHY和PCI接口，很好地滿足了通信系統需求。系統測試結果表明，本文所實現的并行Turbo編譯碼器及其開發板運行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實現相關技術。第二章為基于幀分裂和歸零的并行Turbo編碼的設計與實現，分別介紹了編碼器和譯碼器的RTL設計，還提出了一種基于多端口存儲器的并行子交織器和解交織器設計。第三章討論了使用NIOS處理器的SOC架構，使用SOC架構處理系統和基于NIOSII處理器和uC／0S一2操作系統的架構。第四章介紹了FPGA系統開發板設計與調試的一些工作。最后一章為本文總結及其展望。
上傳時間： 2013-04-24
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8051系列是至今為止最成功的單片機之一，在FPGA平臺上研究帶硬件浮點運算器的8051是對其在SoC及專用化的方向上的一次邁進。文章首先介紹了8051的基本架構，包括硬件模塊、指令系統、內存分配以及基本外設。然后講解了在設計8051時如何劃分模塊，每個模塊的功能與設計，同時也介紹了如何設計流水線來加速8051的處理速度。對于浮點運算器，文章介紹了IEEE浮點數的表示方法，包括各種特殊值的表示方法以及作用。在探討浮點運算器設計的時候首先是給出了模塊的劃分及其實現的功能，然后以生動的實例介紹了加減乘除四種浮點運算的算法。在介紹完8051與浮點運算器設計以后，文章介紹了如何將浮點運算器集成到8051上，包括硬件上的數據線接口和控制線接口，以及軟件中如何運用硬件浮點運算器。最后文章給出了此設計在ModelSim上的仿真結果以及在CyclonelIFPGA芯片上的驗證過程，可以清楚地看到，與KeilC51軟件庫的浮點運算相比，加法運算從186個時鐘周期減少到4個時鐘周期，減法運算從200個時鐘周期減少到4個時鐘周期，乘法運算從241個時鐘周期減少到4個時鐘周期，而除法則由原來的¨lO個時鐘周期減少到4個時鐘周期，可見硬件浮點運算器使8051在運算能力上有了質的提高。 筆者也在“Google”和“百度”搜索引擎上，以及“維普數據論文網’’上搜索過，都沒有發現有類似的設計，帶硬件浮點運算器的8051可謂是一次創新，希望在實際應用中能有用武之地。
上傳時間： 2013-04-24
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近年來，隨著多媒體技術的迅猛發展，電子、計算機、通訊和娛樂之間的相互融合、滲透越來越多，而數字音頻技術則是應用最為廣泛的技術之一。MP3(MPEG-1 Audio LayerⅢ)編解碼算法作為數字音頻的解決方案，在便攜式多媒體產品中得到了廣泛流行。 在已有的便攜式MP3系統實現方案中，低速處理器與專用硬件結合的SOC設計方案結合了硬件實現方式和軟件實現方式的優點，具有成本低、升級容易、功能豐富等特點。IMDCT(反向改進離散余弦變換)是編解碼算法中一個運算量大調用頻率高的運算步驟，因此適于硬件實現，以降低處理器的開銷和功耗，來提高整個系統的性能。 本文首先闡述了MP3音頻編解碼標準和流程，以及IMDCT常用的各種實現算法。在此基礎上選擇了適于硬件實現的遞歸循環實現方法，并在已有算法的基礎上進行了改進，減小了所需硬件資源需求并保持了運算速度。接著提出了模塊總體設計方案，結合算法進行了實現結構的優化，并在EDA環境下具體實現，用硬件描述語言設計、綜合、仿真，且下載到Xilinx公司的VirtexⅡ系列xc2v1000FPGA器件中，在減小硬件資源的同時快速地實現了IMDCT，經驗證功能正確。
上傳時間： 2013-06-11
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JPEG是聯合圖像專家組(Joint Picture Expert Group)的英文縮寫，是國際標準化組織(ISO)和CCITT聯合制定的靜態圖像壓縮編碼標準。JPEG的基于DCT變換有損壓縮具有高壓縮比特點，被廣泛應用在數據量極大的多媒體以及帶寬資源寶貴的網絡程序中。 動態圖像的JPEG編解碼處理要求圖像恢復質量高、實時性強，本課題就是針對這兩個方面的要求展開的研究。該系統由圖像編碼服務器端和圖像解碼客戶端組成。其中，服務器端實時采集攝像頭傳送的動態圖像，進行JPEG編碼，通過網絡傳送碼流到客戶端；客戶端接收碼流，經過JPEG解碼，恢復出原始圖像送VGA顯示。設計結果完全達到了實時性的要求。 本文從系統實現的角度出發，首先分析了系統開發平臺，介紹FPGA的結構特點以及它的設計流程和指導原則；然后從JPEG圖像壓縮技術發展的歷程出發，分析JPEG標準實現高壓縮比高質量圖像處理的原理；針對FPGA在算法實現上的特點，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設計了基于改進的DA算法的FDCT和IDCT變換，以及按發生頻率進行優化的霍夫曼查找表結構，并且從系統整體上對JPEG編解碼進行簡化，以提高系統的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網絡傳輸轉變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統中，由Nios嵌入式軟核的控制下運行，在FPGA芯片上實現整個JPEG實時圖像編解碼系統(soc)。 在FPGA上實現硬件模塊化的JPEG算法，具有造價低功耗低，性能穩定，圖像恢復后質量高等優點，適用于精度要求高且需要對圖像進行逐幀處理的遠程微小目標識別和跟蹤系統中以及廣電系統中前期的非線性編輯工作以及數字電影的動畫特技制作，對降低成本和提高圖像處理速度兩方面都有非常重大的現實意義。通過在FPGA上實現JPEG編解碼，進一步探索FPGA在數字圖像處理上的優勢所在，深入了解進行此類硬件模塊設計的技術特點，是本課題的重要學術意義所在。
上傳時間： 2013-04-24
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感應加熱電源以其環保、節能等優點在工業生產中得到了廣泛的應用，逆變控制電路是直接影響感應加熱電源能否安全、高效運行的關鍵因素。目前的感應加熱裝置很多采用模擬電路控制，而模擬控制電路觸點多，焊點多，系統可靠性低，對一些元件的工藝性要求高，電路中控制參數不容易進行修改，靈活性較差。近年來隨著微處理機的發展，數字式控制精確，軟件設計靈活，因而整個控制系統容易實現，在感應加熱領域中運用數字式控制已是一個發展方向。 本文在模擬逆變控制系統的基礎上，在可編程邏輯器件(FPGA)上進行了數字式并聯逆變控制系統的研究。 首先，本文針對感應加熱并聯逆變控制的數字化進行了詳細的研究。在參閱國內外相關文獻的基礎上，結合已有模擬并聯逆變控制電路的工作原理，設計了全數字鎖相環、它激轉自激掃頻啟動模塊等逆變控制功能模塊，并對各個模塊進行了相關的數學分析和功能仿真，結果證明可以達到預定的功能指標和設計要求。 然后，分析了感應加熱電源的整體工作流程，針對模擬控制電路中控制參數不易進行修改、靈活性較差等問題，設計了數據采集、存儲、顯示等功能模塊，有利于系統的調試，參數修改等實際操作。 最后，以模擬逆變控制策略為基礎，分析了數字控制器的控制要求和策略。由硬件狀態機實現數字控制器的設計，完成對整個逆變控制系統的整體控制操作。通過自上而下的總體設計，將各個部分組合起來，構成一個SOC系統。在FPGA集成軟件中進行了各部分和整體的仿真驗證，結果證明該設計可以完成逆變控制的各項需求和預定的人機交互操作。
上傳時間： 2013-07-09
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數據采集系統是信號與信息處理系統中不可缺少的重要組成部分，同時也是軟件無線電系統中的核心模塊，在現代雷達系統以及無線基站系統中的應用越來越廣泛。為了能夠滿足目前對軟件無線電接收機自適應性及靈活性的要求，并充分體現在高性能FPGA平臺上設計SOC系統的思路，本文提出了由高速高精度A/D轉換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數據采集系統設計方案及實現方法。其中FPGA作為本系統的控制核心和傳輸橋梁，發揮了極其重要的作用。通過FPGA不僅完成了系統中全部數字電路部分的設計，并且使系統具有了較高的可適應性、可擴展性和可調試性。 在時序數字邏輯設計上，充分利用FPGA中豐富的時序資源，如鎖相環PLL、觸發器，緩沖器FIFO、計數器等，能夠方便的完成對系統輸入輸出時鐘的精確控制以及根據系統需要對各處時序延時進行修正。 在存儲器設計上，采用FPGA片內存儲器。可根據系統需要隨時進行設置，并且能夠方便的完成數據格式的合并、拆分以及數據傳輸率的調整。 在傳輸接口設計上，采用并行接口和PCI總線接口的兩種數據傳輸模式。通過FPGA中的宏功能模塊和IP資源實現了對這兩種接口的邏輯控制，可使系統方便的在兩種傳輸模式下進行切換。 在系統工作過程控制上，通過VB程序編寫了應用于PC端的上層控制軟件。并通過并行接口實現了PC和FPGA之間的交互，從而能夠方便的在PC機上完成對系統工作過程的控制和工作模式的選擇。 在系統調試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實時準確的驗證了在系統整個傳輸過程中數據的正確性和時序性，并極大的降低了用常規儀器觀測FPGA中眾多待測引腳的難度。 本文第四章針對FPGA中各功能模塊的邏輯設計進行了詳細分析，并對每個模塊都給出了精確的仿真結果。同時，文中還在其它章節詳細介紹了系統的硬件電路設計、并行接口設計、PCI接口設計、PC端控制軟件設計以及用于調試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統的仿真結果和測試結果給出了分析及討論。最后還附上了系統的PCB版圖、FPGA邏輯設計圖、實物圖及注釋詳細的相關源程序清單。
上傳時間： 2013-06-09
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信號與信息處理是信息科學中近幾年來發展最為迅速的學科之一,隨著片上系統(SOC,System On Chip)時代的到來,FPGA正處于革命性數字信號處理的前沿。基于FPGA的設計可以在系統可再編程及在系統調試,具有吞吐量高,能夠更好地防止授權復制、元器件和開發成本進一步降低、開發時間也大大縮短等優點。然而,FPGA器件是基于SRAM結構的編程工藝,掉電后編程信息立即丟失,每次加電時,配置數據都必須重新下載,并且器件支持多種配置方式,所以研究FPGA器件的配置方案在FPGA系統設計中具有極其重要的價值,這也給用于可編程邏輯器件編程的配置接口電路和實驗開發設備提出了更高的要求。 本論文基于IEEE1149.1標準和USB2.0技術,完成了FPGA配置接口電路及實驗開發板的設計與實現。作者在充分理解IEEE1149.1標準和USB技術原理的基礎上,針對Altcra公司專用的USB數據配置電纜USB-Blaster,對其內部工作原理及工作時序進行測試與詳細分析,完成了基于USB配置接口的FPGA芯片開發實驗電路的完整軟硬件設計及功能時序仿真。作者最后進行了軟硬件調試,完成測試與驗證,實現了對Altera系列PLD的配置功能及實驗開發板的功能。 本文討論的USB下載接口電路被驗證能在Altera的QuartusII開發環境下直接使用,無須在主機端另行設計通信軟件,其兼容性較現有設計有所提高。由于PLD(Programmable Logic Device)廠商對其知識產權嚴格保密,使得基于USB接口的配置電路應用受到很大限制,同時也加大了自行對其進行開發設計的難度。 與傳統的基于PC并口的下載接口電路相比,本設計的基于USB下載接口電路及FPGA實驗開發板具有更高的編程下載速率、支持熱插拔、體積小、便于攜帶、降低對PC硬件傷害,且具備其它下載接口電路不具備的SignalTapII嵌入式邏輯分析儀和調試NiosII嵌入式軟核處理器等明顯優勢。從成本來看,本設計的USB配置接口電路及FPGA實驗開發板與其同類產品相比有較強的競爭力。
上傳時間： 2013-06-07
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隨著各種通信系統數量的日益增多，為了充分地利用有限的頻譜資源，高頻譜利用率的調制技術不斷被應用。偏移正交相移鍵控(OQPSK: Offset QuadraturePhase Shift Keying)是一種恒包絡調制技術，具有較高的頻譜利用率和功率利用率，廣泛應用于衛星通信系統和地面移動通信系統。因此，對于OQPSK全數字解調技術的研究具有一定的理論價值。 本文以軟件無線電和全數字解調的相關理論為指導，成功設計并實現了基于FPGA的OQPSK全數字解調。論文介紹了OQPSK全數字接收解調原理和基于軟件無線電設計思想的全數字接收機的基本結構，詳細闡述了當今OQPSK數字解調中載波頻率同步、載波相位同步、時鐘同步和數據幀同步的一些常用算法，并選擇了相應算法構建了三種系統級的實現方案。通過MATLAB對解調方案的仿真和性能分析，確定了FPGA中的系統實現方案。在此基礎上，本文采用VerilogHDL硬件描述語言在Altera公司的Quartus II開發平臺上設計了同步解調系統中的各個模塊，還對各模塊和整個系統在ModelSim中進行了時序仿真驗證，并對設計中出現的問題進行了修正。最后，經過FPGA調試工具嵌入式邏輯分析儀SignalTapⅡ的硬件實際測試，本文對系統方案進行了最終的改進與調整。 實際測試結果表明，本文的設計最終能夠達到了預期的指標和要求。本課題設計經過時序和資源優化后還可以向ASIC和系統級SOC轉化，以進一步縮小系統體積、降低成本和提高電路的可靠性，因此具有良好的實際應用價值。
上傳時間： 2013-07-14
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近年來，GPS技術迅速發展，并隨著3G時代的到來，其應用領域日益廣闊，需求量與日俱增。與此同時，隨著電路系統設計越來越復雜，上市時間日益縮短，集成電路設計方法面臨重大變革。因此采用新型方法學來設計GPS接收系統是必要的。 本文基于GPS原理，采用可復用的IP技術和軟硬協同設計技術，設計了一種高性能的GPS SOC接收系統。論文首先分析了GPS信號解調的原理，提出了一種高性能的捕獲和跟蹤系統結構，詳細說明了其工作流程和設計原理。其次，基于高性能總線的選取提出了整個基帶系統地結構，并闡明了總線上的各個模塊設計方法。采用了直接復用的測試手段和FPGA的測試平臺，縮短開發周期，而且保證了對整個系統測試的覆蓋率。本文所設計的系統最大特色在于易于集成到其它系統中，并且僅占用10個芯片端口，實現了IP化的設計目的。 最后本文介紹了測試過程中所采用的基于FPGA平臺的仿真驗證方案和測試方法，并給出了最終的測試結果，達到了對衛星信號搜索定位的目的。
上傳時間： 2013-04-24
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