flash lite FSM 學(xué)習(xí)實(shí)例 FSM 按鈕實(shí)例
上傳時(shí)間： 2017-04-17
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Design FSM using Verilog HDL.
標(biāo)簽： Verilog Design using FSM
上傳時(shí)間： 2017-05-04
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Simple microthreads and FSM for microcontrollers using only preprocessor/inline code
標(biāo)簽： microcontrollers microthreads preprocessor Simple
上傳時(shí)間： 2014-12-04
上傳用戶：ZJX5201314
Designing a synchronous finite state machine (FSM) is a common task for a digital logic engineer. This paper discusses a variety of issues regarding FSM design using Synopsys Design Compiler. Verilog and VHDL coding styles are presented, and different methodologies are compared using real-world examples.
標(biāo)簽： synchronous Designing engineer digital
上傳時(shí)間： 2014-01-17
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海爾布倫 訪問(wèn)狀態(tài)機(jī) 設(shè)計(jì) 用FSM方式 verilog HDL 語(yǔ)言描述
上傳時(shí)間： 2017-07-13
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I2C(Inter Integrated Circuits)是Philips公司開(kāi)發(fā)的用于芯片之間連接的串行總線，以其嚴(yán)格的規(guī)范、卓越的性能、簡(jiǎn)便的操作和眾多帶I2C接口的外圍器件而得到廣泛的應(yīng)用并受到普遍的歡迎。 現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)設(shè)計(jì)靈活、速度快，在數(shù)字專用集成電路的設(shè)計(jì)中得到了廣泛的應(yīng)用。本論文主要討論了如何利用Verilog/FPGA來(lái)實(shí)現(xiàn)一個(gè)隨機(jī)讀/寫(xiě)的I2C接口電路，實(shí)現(xiàn)與外圍I2C接口器件E2PROM進(jìn)行數(shù)據(jù)通信，實(shí)現(xiàn)讀、寫(xiě)等功能，傳輸速率實(shí)現(xiàn)為100KBps。在Modelsim6.0仿真軟件環(huán)境中進(jìn)行仿真，在Xilinx公司的ISE9.li開(kāi)發(fā)平臺(tái)上進(jìn)行了下載，搭建外圍電路，用Agilem邏輯分析儀進(jìn)行數(shù)據(jù)采集，分析測(cè)試結(jié)果。 首先，介紹了微電子設(shè)計(jì)的發(fā)展概況以及設(shè)計(jì)流程，重點(diǎn)介紹了HDL/FPGA的設(shè)計(jì)流程。其次，對(duì)I2C串行總線進(jìn)行了介紹，重點(diǎn)說(shuō)明了總線上的數(shù)據(jù)傳輸格式并對(duì)所使用的AT24C02 E2PROM存儲(chǔ)器的讀／寫(xiě)時(shí)序作了介紹。第三，基于Verilog _HDL設(shè)計(jì)了隨機(jī)讀/寫(xiě)的I2C接口電路、測(cè)試模塊和顯示電路；接口電路由同步有限狀態(tài)機(jī)(FSM)來(lái)實(shí)現(xiàn)；測(cè)試模塊首先將數(shù)據(jù)寫(xiě)入到AT24C02的指定地址，接著將寫(xiě)入的數(shù)據(jù)讀出，并將兩個(gè)數(shù)據(jù)顯示在外圍LED數(shù)碼管和發(fā)光二極管上，從而直觀地比較寫(xiě)入和輸出的數(shù)據(jù)的正確性。FPGA下載芯片為Xilinx SPARTAN Ⅲ XC3S200。第四，用Agilent邏輯分析儀進(jìn)行傳輸數(shù)據(jù)的采集，分析數(shù)據(jù)傳輸?shù)臅r(shí)序，從而驗(yàn)證電路設(shè)計(jì)的正確性。最后，論文對(duì)所取得的研究成果進(jìn)行了總結(jié)，并展望了下一步的工作。
上傳時(shí)間： 2013-06-27
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ASIC對(duì)產(chǎn)品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對(duì)較低,運(yùn)算速度也受到限制.常規(guī)ASIC的硬件具有速度優(yōu)勢(shì)和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統(tǒng)硬件(CHW)相比,具有一定可配置特性的場(chǎng)可編程門(mén)陣列(FPGA)的出現(xiàn),使建立在可再配置硬件基礎(chǔ)上的進(jìn)化硬件(EHW)成為智能硬件電路設(shè)計(jì)的一種新方法.作為進(jìn)化算法和可編程器件技術(shù)相結(jié)合的產(chǎn)物,可重構(gòu)FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實(shí)現(xiàn)方法.論文認(rèn)為面向分類(lèi)的專用類(lèi)可重構(gòu)FPGA(ASR-FPGA)的研究,可使可重構(gòu)電路粒度劃分的針對(duì)性更強(qiáng)、設(shè)計(jì)更易實(shí)現(xiàn).論文研究的可重構(gòu)FPGA的BCH通訊糾錯(cuò)碼進(jìn)化電路是一類(lèi)ASR-FPGA電路的具體方法,具有一定的實(shí)用價(jià)值.論文所做的工作主要包括:(1)BCH編譯碼電路的設(shè)計(jì)——求取實(shí)驗(yàn)用BCH碼的生成多項(xiàng)式和校驗(yàn)多項(xiàng)式及其相應(yīng)的矩陣并構(gòu)造實(shí)驗(yàn)用BCH碼;(2)建立基于可重構(gòu)FPGA的基核——構(gòu)造具有可重構(gòu)特性的硬件功能單元,以此作為可重構(gòu)BCH碼電路的設(shè)計(jì)基礎(chǔ);(3)構(gòu)造實(shí)現(xiàn)可重構(gòu)BCH糾錯(cuò)碼電路的方法——建立可重構(gòu)糾錯(cuò)碼硬件電路算法并進(jìn)行實(shí)驗(yàn)驗(yàn)證;(4)在可重構(gòu)糾錯(cuò)碼電路基礎(chǔ)上,構(gòu)造進(jìn)化硬件控制功能塊的結(jié)構(gòu),完成各進(jìn)化RLA控制模塊的驗(yàn)證和實(shí)現(xiàn).課題是將可重構(gòu)BCH碼的編譯碼電路的實(shí)現(xiàn)作為一類(lèi)ASR-FPGA的研究目標(biāo),主要成果是根據(jù)可編程邏輯電路的特點(diǎn),選擇一種可編程樹(shù)的電路模型,并將它作為可重構(gòu)FPGA電路的基核T;通過(guò)對(duì)循環(huán)BCH糾錯(cuò)碼的構(gòu)造原理和電路結(jié)構(gòu)的研究,將基核模型擴(kuò)展為能滿足糾錯(cuò)碼電路需要的糾錯(cuò)碼基本功能單元T;以T作為再劃分的基本單元,對(duì)FPGA進(jìn)行"格式化",使T規(guī)則排列在FPGA上,通過(guò)對(duì)T的控制端的不同配置來(lái)實(shí)現(xiàn)糾錯(cuò)碼的各個(gè)功能單元;在可重構(gòu)基核的基礎(chǔ)上提出了糾錯(cuò)碼重構(gòu)電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進(jìn)化硬件描述語(yǔ)言,通過(guò)轉(zhuǎn)換為相應(yīng)的VHDL語(yǔ)言描述以實(shí)現(xiàn)硬件電路;采用RLA模型的有限狀態(tài)機(jī)FSM方式實(shí)現(xiàn)了可重構(gòu)糾錯(cuò)碼電路的EHW的各個(gè)控制功能塊.在實(shí)驗(yàn)方面,利用Xilinx FPGA開(kāi)發(fā)系統(tǒng)中的VHDL語(yǔ)言和電路圖相結(jié)合的設(shè)計(jì)方法建立了循環(huán)糾錯(cuò)碼基核單元的可重構(gòu)模型,進(jìn)行循環(huán)糾錯(cuò)BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進(jìn)行了FPGA實(shí)現(xiàn).課題在研究模型上選取的是比較基本的BCH糾錯(cuò)碼電路,立足于解決基于可重構(gòu)FPGA核的設(shè)計(jì)的基本問(wèn)題.課題的研究成果及其總結(jié)的一套ASR-FPGA進(jìn)化硬件電路的設(shè)計(jì)方法對(duì)實(shí)際的進(jìn)化硬件設(shè)計(jì)具有一定的實(shí)際指導(dǎo)意義,提出的基于專用類(lèi)基核FPGA電路結(jié)構(gòu)的研究方法為新型進(jìn)化硬件的器件結(jié)構(gòu)的設(shè)計(jì)也可提供一種借鑒.
標(biāo)簽： FPGA 可重構(gòu) 通訊 糾錯(cuò)
上傳時(shí)間： 2013-07-01
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I2C(Inter Integrated Circuits)是Philips公司開(kāi)發(fā)的用于芯片之間連接的串行總線，以其嚴(yán)格的規(guī)范、卓越的性能、簡(jiǎn)便的操作和眾多帶I2C接口的外圍器件而得到廣泛的應(yīng)用并受到普遍的歡迎。 現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)設(shè)計(jì)靈活、速度快，在數(shù)字專用集成電路的設(shè)計(jì)中得到了廣泛的應(yīng)用。本論文主要討論了如何利用Verilog/FPGA來(lái)實(shí)現(xiàn)一個(gè)隨機(jī)讀/寫(xiě)的I2C接口電路，實(shí)現(xiàn)與外圍I2C接口器件E2PROM進(jìn)行數(shù)據(jù)通信，實(shí)現(xiàn)讀、寫(xiě)等功能，傳輸速率實(shí)現(xiàn)為100KBps。在Modelsim6.0仿真軟件環(huán)境中進(jìn)行仿真，在Xilinx公司的ISE9.li開(kāi)發(fā)平臺(tái)上進(jìn)行了下載，搭建外圍電路，用Agilem邏輯分析儀進(jìn)行數(shù)據(jù)采集，分析測(cè)試結(jié)果。 首先，介紹了微電子設(shè)計(jì)的發(fā)展概況以及設(shè)計(jì)流程，重點(diǎn)介紹了HDL/FPGA的設(shè)計(jì)流程。其次，對(duì)I2C串行總線進(jìn)行了介紹，重點(diǎn)說(shuō)明了總線上的數(shù)據(jù)傳輸格式并對(duì)所使用的AT24C02 E2PROM存儲(chǔ)器的讀／寫(xiě)時(shí)序作了介紹。第三，基于Verilog _HDL設(shè)計(jì)了隨機(jī)讀/寫(xiě)的I2C接口電路、測(cè)試模塊和顯示電路；接口電路由同步有限狀態(tài)機(jī)(FSM)來(lái)實(shí)現(xiàn)；測(cè)試模塊首先將數(shù)據(jù)寫(xiě)入到AT24C02的指定地址，接著將寫(xiě)入的數(shù)據(jù)讀出，并將兩個(gè)數(shù)據(jù)顯示在外圍LED數(shù)碼管和發(fā)光二極管上，從而直觀地比較寫(xiě)入和輸出的數(shù)據(jù)的正確性。FPGA下載芯片為Xilinx SPARTAN Ⅲ XC3S200。第四，用Agilent邏輯分析儀進(jìn)行傳輸數(shù)據(jù)的采集，分析數(shù)據(jù)傳輸?shù)臅r(shí)序，從而驗(yàn)證電路設(shè)計(jì)的正確性。最后，論文對(duì)所取得的研究成果進(jìn)行了總結(jié)，并展望了下一步的工作。
標(biāo)簽： I2C 隨機(jī) 讀寫(xiě) 串行總線接口
上傳時(shí)間： 2013-06-08
上傳用戶：再見(jiàn)大盤(pán)雞
FSM 分兩大類(lèi)：米里型和摩爾型。 組成要素有輸入(包括復(fù)位)，狀態(tài)(包括當(dāng)前狀態(tài)的操作)，狀態(tài)轉(zhuǎn)移條件，狀態(tài)的輸出條件。 設(shè)計(jì)FSM 的方法和技巧多種多樣，但是總結(jié)起來(lái)有兩大類(lèi)：第一種，將狀態(tài)轉(zhuǎn)移和狀態(tài)的操作和判斷等寫(xiě)到一個(gè)模塊(process、block)中。另一種是將狀態(tài)轉(zhuǎn)移單獨(dú)寫(xiě)成一個(gè)模塊，將狀態(tài)的操作和判斷等寫(xiě)到另一個(gè)模塊中(在Verilog 代碼中，相當(dāng)于使用兩個(gè)“always” block)。其中較好的方式是后者。其原因 如下： 首先FSM 和其他設(shè)計(jì)一樣，最好使用同步時(shí)序方式設(shè)計(jì)，好處不再累述。而狀態(tài)機(jī)實(shí)現(xiàn)后，狀態(tài)轉(zhuǎn)移是用寄存器實(shí)現(xiàn)的，是同步時(shí)序部分。狀態(tài)的轉(zhuǎn)移條件的判斷是通過(guò)組合邏輯判斷實(shí)現(xiàn)的，之所以第二種比第一種編碼方式合理，就在于第二種編碼將同步時(shí)序和組合邏輯分別放到不同的程序塊(process，block) 中實(shí)現(xiàn)。這樣做的好處不僅僅是便于閱讀、理解、維護(hù)，更重要的是利于綜合器優(yōu)化代碼，利于用戶添加合適的時(shí)序約束條件，利于布局布線器實(shí)現(xiàn)設(shè)計(jì)。顯式的 FSM 描述方法可以描述任意的FSM(參考Verilog 第四版)P181 有限狀態(tài)機(jī)的說(shuō)明。兩個(gè) always 模塊。其中一個(gè)是時(shí)序模塊，一個(gè)為組合邏輯。時(shí)序模塊設(shè)計(jì)與書(shū)上完全一致，表示狀態(tài)轉(zhuǎn)移，可分為同步與異步復(fù)位。
標(biāo)簽： 狀態(tài)
上傳時(shí)間： 2013-10-23
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FSM 分兩大類(lèi)：米里型和摩爾型。 組成要素有輸入(包括復(fù)位)，狀態(tài)(包括當(dāng)前狀態(tài)的操作)，狀態(tài)轉(zhuǎn)移條件，狀態(tài)的輸出條件。 設(shè)計(jì)FSM 的方法和技巧多種多樣，但是總結(jié)起來(lái)有兩大類(lèi)：第一種，將狀態(tài)轉(zhuǎn)移和狀態(tài)的操作和判斷等寫(xiě)到一個(gè)模塊(process、block)中。另一種是將狀態(tài)轉(zhuǎn)移單獨(dú)寫(xiě)成一個(gè)模塊，將狀態(tài)的操作和判斷等寫(xiě)到另一個(gè)模塊中(在Verilog 代碼中，相當(dāng)于使用兩個(gè)“always” block)。其中較好的方式是后者。其原因 如下： 首先FSM 和其他設(shè)計(jì)一樣，最好使用同步時(shí)序方式設(shè)計(jì)，好處不再累述。而狀態(tài)機(jī)實(shí)現(xiàn)后，狀態(tài)轉(zhuǎn)移是用寄存器實(shí)現(xiàn)的，是同步時(shí)序部分。狀態(tài)的轉(zhuǎn)移條件的判斷是通過(guò)組合邏輯判斷實(shí)現(xiàn)的，之所以第二種比第一種編碼方式合理，就在于第二種編碼將同步時(shí)序和組合邏輯分別放到不同的程序塊(process，block) 中實(shí)現(xiàn)。這樣做的好處不僅僅是便于閱讀、理解、維護(hù)，更重要的是利于綜合器優(yōu)化代碼，利于用戶添加合適的時(shí)序約束條件，利于布局布線器實(shí)現(xiàn)設(shè)計(jì)。顯式的 FSM 描述方法可以描述任意的FSM(參考Verilog 第四版)P181 有限狀態(tài)機(jī)的說(shuō)明。兩個(gè) always 模塊。其中一個(gè)是時(shí)序模塊，一個(gè)為組合邏輯。時(shí)序模塊設(shè)計(jì)與書(shū)上完全一致，表示狀態(tài)轉(zhuǎn)移，可分為同步與異步復(fù)位。
標(biāo)簽： 狀態(tài)
上傳時(shí)間： 2015-01-02
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