海爾布倫 訪問狀態(tài)機(jī) 設(shè)計(jì) 用FSM方式 verilog HDL 語言描述
資源簡介：海爾布倫 訪問狀態(tài)機(jī) 設(shè)計(jì) 用FSM方式 verilog HDL 語言描述
上傳時間： 2017-07-13
上傳用戶：小碼農(nóng)lz
資源簡介：本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個16位的加法器,用verilog HDL語言描述.
上傳時間： 2013-12-03
上傳用戶：moerwang
資源簡介：狀態(tài)機(jī)設(shè)計(jì):8.1.1 數(shù)據(jù)類型定義語句TYPE語句的用法如下：TYPE 數(shù)據(jù)類型名IS 數(shù)據(jù)類型定義OF 基本數(shù)據(jù)類型;或TYPE 數(shù)據(jù)類型名IS 數(shù)據(jù)類型定義;TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ;TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ; 8.1.1 數(shù)據(jù)類...
上傳時間： 2013-11-05
上傳用戶：nem567397
資源簡介：有限狀態(tài)機(jī)設(shè)計(jì)策略
上傳時間： 2013-10-29
上傳用戶：yoleeson
資源簡介：有限狀態(tài)機(jī)設(shè)計(jì)策略
上傳時間： 2013-11-20
上傳用戶：oojj
資源簡介：有限狀態(tài)機(jī)設(shè)計(jì)與實(shí)現(xiàn)源代碼.zip
上傳時間： 2015-01-26
上傳用戶：363186
資源簡介：這是“狀態(tài)機(jī)設(shè)計(jì)（講稿）”，希望對正在學(xué)VHDL的同學(xué)有幫助，謝謝！
上傳時間： 2014-11-27
上傳用戶：xz85592677
資源簡介：狀態(tài)機(jī)設(shè)計(jì)源代碼
上傳時間： 2015-03-09
上傳用戶：Late_Li
資源簡介：uart的vHDL實(shí)現(xiàn)代碼 分模塊設(shè)計(jì)和狀態(tài)機(jī)設(shè)計(jì) 不錯的，用它沒錯
上傳時間： 2014-01-26
上傳用戶：zhangliming420
資源簡介：一篇經(jīng)典狀態(tài)機(jī)設(shè)計(jì)的資料，希望對大家有用
上傳時間： 2014-01-26
上傳用戶：l254587896
資源簡介：verilog and VHDL狀態(tài)機(jī)設(shè)計(jì)，英文pdf格式 State machine design techniques for verilog and VHDL Abstract : Designing a synchronous finite state Another way of organizing a state machine (FSM) is a common task for a digital logic only one l...
上傳時間： 2013-12-19
上傳用戶：change0329
資源簡介：基才VHDL狀態(tài)機(jī)設(shè)計(jì)的智能交通控制燈 設(shè)計(jì) 有需要的可以看一下
上傳時間： 2013-12-26
上傳用戶：lnnn30
資源簡介：基才VHDL狀態(tài)機(jī)設(shè)計(jì)的智能交通控制燈 有需要的可以看一下
上傳時間： 2013-12-21
上傳用戶：zhangyigenius
資源簡介：狀態(tài)機(jī)設(shè)計(jì)的vHDL源程序及文章pdf,歡迎交流.
上傳時間： 2014-11-22
上傳用戶：gut1234567
資源簡介：Moore型狀態(tài)機(jī)設(shè)計(jì),基于VHDL.能夠根據(jù)微處理器的讀寫周期,分別對應(yīng)存儲器輸出寫使能WE和讀使能OE信號.
上傳時間： 2013-12-19
上傳用戶：cjl42111
資源簡介：vHDL實(shí)現(xiàn)miniUART代碼 分模塊設(shè)計(jì)和狀態(tài)機(jī)設(shè)計(jì),內(nèi)核超級小
上傳時間： 2014-01-13
上傳用戶：z1191176801
資源簡介：狀態(tài)機(jī)設(shè)計(jì)，用VHDL進(jìn)行MOORE型狀態(tài)機(jī)的設(shè)計(jì)。原程序以及波形圖
上傳時間： 2016-04-18
上傳用戶：watch100
資源簡介：狀態(tài)機(jī)設(shè)計(jì)，用VHDL進(jìn)行MEALY型狀態(tài)機(jī)的設(shè)計(jì)。由于兩個程序本身有延時現(xiàn)象，本實(shí)驗(yàn)進(jìn)行了改進(jìn)。
上傳時間： 2016-04-18
上傳用戶：hzy5825468
資源簡介：很好的狀態(tài)機(jī)設(shè)計(jì)教程，尤其對于不同狀態(tài)機(jī)的理解很好
上傳時間： 2014-01-17
上傳用戶：ywqaxiwang
資源簡介：VHDL狀態(tài)機(jī)設(shè)計(jì)，如何設(shè)計(jì)一個可以通用的狀態(tài)機(jī)，如何保證狀態(tài)機(jī)的可維護(hù)性和可擴(kuò)展性。
上傳時間： 2014-01-11
上傳用戶：himbly
資源簡介：基于VHDL狀態(tài)機(jī)設(shè)計(jì)的智能交通控制燈VHDL程序
上傳時間： 2013-12-17
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資源簡介：狀態(tài)機(jī)設(shè)計(jì).應(yīng)用環(huán)境 verilog。讓讀者了解狀態(tài)機(jī)的基本原理和應(yīng)用。
上傳時間： 2013-12-23
上傳用戶：edisonfather
資源簡介：使用狀態(tài)機(jī)設(shè)計(jì)一個5位序列檢測器。從一串二進(jìn)制碼中檢測出一個已預(yù)置的5位二進(jìn)制碼
上傳時間： 2013-12-13
上傳用戶：xz85592677
資源簡介：一種基于狀態(tài)機(jī)設(shè)計(jì)的串并行轉(zhuǎn)換電路，將LTC1196(ADC)的串行輸出數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)的轉(zhuǎn)換電路， ADC的時鐘由轉(zhuǎn)換電路提供，
上傳時間： 2017-06-19
上傳用戶：qunquan
資源簡介：詳細(xì)介紹了三種高效狀態(tài)機(jī)設(shè)計(jì)，其中還有PDF格式的說明（英文版）。
上傳時間： 2017-08-15
上傳用戶：lyy1234
資源簡介：運(yùn)用狀態(tài)機(jī)設(shè)計(jì)按鍵控制數(shù)碼管顯示的電路系統(tǒng)開發(fā)板上三個LED等分別代表公路上紅黃綠三種顏色交通燈。
上傳時間： 2019-02-17
上傳用戶：Daisyism
資源簡介：用狀態(tài)機(jī)設(shè)計(jì)A_D轉(zhuǎn)換器ADC0809的采樣控制電路.適合新手學(xué)習(xí)參考
上傳時間： 2022-04-26
上傳用戶：qdxqdxqdxqdx
資源簡介：本文利用verilog HDL語言在FPGA上實(shí)現(xiàn)IC總線的規(guī)范，又簡要介紹了Quartus Ⅱ設(shè)計(jì)環(huán)境和設(shè)計(jì)方法，以及FPGA的設(shè)計(jì)流程。在此基礎(chǔ)上，重點(diǎn)介紹了I
上傳時間： 2013-04-24
上傳用戶：ajaxmoon
資源簡介：本程序（狀態(tài)機(jī)）使用verilog HDL語言編寫，并通過QuestaSim仿真。
上傳時間： 2013-12-26
上傳用戶：894898248
資源簡介：這程序是利用狀態(tài)機(jī)來控制交通燈verilog碼
上傳時間： 2014-07-14
上傳用戶：zmy123
