北大微電子學系于敦山老師的課件，介紹Verilog HDL、Cadence Verilog仿真器、可綜合的Verilog HDL、設計舉例、自動布局布線工具、Verilog的詞匯約定等內容
標簽： 微電子學
上傳時間： 2013-11-25
上傳用戶：chenbhdt
這個是在UNIX下，運用在集成電路設計中重要的兩個步驟ＤＡ和ＤＣ．這個里面十分詳細的介紹這兩個軟件，設計到ＵＮＩＸ的語言和Verilog HDL語言.
標簽： UNIX
上傳時間： 2013-12-16
上傳用戶：xieguodong1234
運用FPGA控制AD9957的操作，調試過，運用VERILOG HDL編寫
標簽： FPGA 9957 AD 控制
上傳時間： 2014-10-31
上傳用戶：dave520l
三位全加器的源代碼，和測試代碼，用Verilog HDL實現的！
標簽： 全加器 源代碼
上傳時間： 2013-12-22
上傳用戶：erkuizhang
ami碼編碼，使用HDL語言編寫，帶有說明文檔和測試代碼
標簽： ami 編碼
上傳時間： 2016-05-05
上傳用戶：sz_hjbf
802.3an ldpc碼編碼、譯碼設計，使用VERILOG HDL語言編寫，包括測試代碼，
標簽： 802.3 ldpc an 編碼
上傳時間： 2014-01-08
上傳用戶：爺的氣質
an-103005-vgagen.zip是一個VGA顯示控制器，是verilog HDL 編制的
標簽： 103005 vgagen VGA zip
上傳時間： 2014-01-13
上傳用戶：上善若水
編寫testbench的超好教程，網上這種資料比較少。(Kluwer) Writing Testbenches--Functional Verification of HDL Models.pdf
標簽： testbench 編寫 教程
上傳時間： 2014-01-05
上傳用戶：Miyuki
FPGA設計全流程：Modelsim>>Synplify.Pro>>ISE 第一章 Modelsim編譯Xilinx庫 第二章 調用Xilinx CORE-Generator 第三章 使用Synplify.Pro綜合HDL和內核 第四章 綜合后的項目執行 第五章 不同類型結構的仿真
標簽： Modelsim Xilinx gt CORE-Generato
上傳時間： 2016-05-21
上傳用戶：15736969615
本文首先討論了以太網介質訪問控制MAC的功能和工作過程。接著介紹了以太網MAC芯片的一種設計方案，對MAC的功能進行了邏輯劃分。據此可以用Verilog HDL或VHDL來加以描述，并進一步用FPCA或ASIC來加以實現，也可做成以太網MAC核.
標簽： MAC 以太網 介質 訪問控制
上傳時間： 2016-05-29
上傳用戶：semi1981
蟲蟲下載站版權所有 京ICP備2021023401號-1
