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設計一個能進行時、分、秒計時的十二小時制或二十四小時制的數字鐘，并具有定時與鬧鐘功能，能在設定的時間發出鬧鈴音，能非常方便地對小時、分鐘和秒進行手動調節以校準時間，每逢整點，產生報時音報時。 實驗平臺： 1. 一臺PC機； 2. MAX+PLUSII10.1。 Verilog HDL語言實現,還有完整的實驗報告
標簽： 分 計時 數字
上傳時間： 2013-12-09
上傳用戶：hphh
本程序為24小時計時器，穩定無誤差。簡單好用，是Verilog HDL語言初學者的指引。
標簽： 程序 計時器
上傳時間： 2016-11-20
上傳用戶：lizhen9880
FPGA&SOPC快速入門教程(PDF)，基于Verilog HDL語言，開發環境Quartus
標簽： FPGA SOPC 快速入門
上傳時間： 2013-12-27
上傳用戶：yangbo69
串口實驗，很好用，我還有verilog HDL VHDL CPLD EPM1270 源代碼
標簽： 串口 實驗
上傳時間： 2013-12-24
上傳用戶：thinode
偽隨機序列產生器－線性反饋移位寄存器，Verilog HDL 原代碼。
標簽： 偽隨機序列 產生器 線性反饋移位寄存器
上傳時間： 2016-12-04
上傳用戶：zl5712176
偽隨機序列產生器－代進位反饋移位寄存器，verilog HDL 原代碼。
標簽： 偽隨機序列 產生器 進位 反饋移位寄存器
上傳時間： 2014-09-05
上傳用戶：xymbian
偽隨機序列產生器－filtered 代進位反饋移位寄存器，verilog HDL 原代碼。
標簽： filtered 偽隨機序列 產生器 進位
上傳用戶：愛死愛死
sopc 中，新建component。詳細介紹了如何根據HDL代碼生成黑盒的過程。
標簽： sopc
上傳時間： 2013-12-21
上傳用戶：bruce
8位加法樹乘法器,實現兩個8位二進制數相乘，采用verilog HDL
標簽： 8位 加法 乘法器 二進制數
上傳時間： 2016-12-19
上傳用戶：lhc9102
8位乘8位的流水線乘法器，采用Verilog HDL編寫
標簽： 8位 流水線 乘法器
上傳時間： 2014-01-26
上傳用戶：kristycreasy
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