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HDlC vhdl

用FPGA實現RS485通信接口芯片

在點對多點主從通信系統中,需要合適的接口形式和通信協議實現主站與各從站的信息交換。RS -485 接口是適合這種需求的一種標準接口形式。當選擇主從多點同步通信方式時,工作過程與幀格式符合HDLC/SDLC協議。介紹了采用VHDL 語言在FPGA 上實現的以HDLC/ SDLC 協議控制為基礎的RS - 485 通信接口芯片。實驗表明,這種接口芯片操作簡單、體積小、功耗低、可靠性高,極具實用價值。

標簽： FPGA 485 RS 通信接口

上傳時間： 2013-11-02

上傳用戶：zhf01y
HDLC協議RS485總線控制器的FPGA實現

介紹了HDLC協議RS485總線控制器的FPGA實現

標簽： HDLC FPGA 485 RS

上傳時間： 2013-11-04

上傳用戶：heart_2007
The VHDL Cookbook (VHDL編碼書籍)

The VHDL Cookbook是是VHDL編碼書籍。

標簽： VHDL Cookbook The 編碼

上傳時間： 2013-11-13

上傳用戶：zhengjian
基于FPGA的多通道HDLC通信系統設計與實現

為了滿足某測控平臺的設計要求，設計并實現了基于FPGA的六通道HDLC并行通信系統。該系統以FPGA為核心，包括FPGA、DSP、485轉換接口等部分。給出了系統的電路設計、關鍵模塊及軟件流程圖。測試結果表明，系統通訊速度為1 Mb/s，并且工作穩定，目前該設計已經成功應用于某樣機中。

標簽： FPGA HDLC 多通道通信

上傳時間： 2013-11-25

上傳用戶：王成林。
ZBT SRAM控制器參考設計,xilinx提供VHDL代碼

ZBT SRAM控制器參考設計,xilinx提供VHDL代碼 Description: Contains the following files readme.txt appnote_zbtp.vhd appnote_zbtf.vhd appnote_zbt.ucf Platform: All Installation/Use: Use 'unzip' on the .zip file and 'gunzip' followed by 'tar -xvf' on the .tar.gz file.

標簽： xilinx SRAM VHDL ZBT

上傳時間： 2013-11-24

上傳用戶：31633073
USB接口控制器參考設計,xilinx提供VHDL代碼 us

USB接口控制器參考設計,xilinx提供VHDL代碼 usb xilinx vhdl ; This program is free software; you can redistribute it and/or modify ; it under the terms of the GNU General Public License as published by ; the Free Software Foundation; either version 2 of the License, or ; (at your option) any later version. ; ; This program is distributed in the hope that it will be useful, ; but WITHOUT ANY WARRANTY; without even the implied warranty of ; MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the ; GNU General Public License for more details. ; ; You should have received a copy of the GNU General Public License ; along with this program; if not, write to the Free Software ; Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.

標簽： xilinx VHDL USB us

上傳時間： 2013-10-12

上傳用戶：windgate
ref sdr sdram vhdl代碼

ref-sdr-sdram-vhdl代碼 SDR SDRAM Controller v1.1 readme.txt This readme file for the SDR SDRAM Controller includes information that was not incorporated into the SDR SDRAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.

標簽： sdram vhdl ref sdr

上傳時間： 2013-11-13

上傳用戶：takako_yang
UART 4 UART參考設計，Xilinx提供VHDL代碼

UART 4 UART參考設計，Xilinx提供VHDL代碼 uart_vhdl This zip file contains the following folders: \vhdl_source -- Source VHDL files: uart.vhd - top level file txmit.vhd - transmit portion of uart rcvr.vhd - - receive portion of uart \vhdl_testfixture -- VHDL Testbench files. This files only include the testbench behavior, they do not instantiate the DUT. This can easily be done in a top-level VHDL file or a schematic. This folder contains the following files: txmit_tb.vhd -- Test bench for txmit.vhd. rcvr_tf.vhd -- Test bench for rcvr.vhd.

標簽： UART Xilinx VHDL 參考設計

上傳時間： 2013-11-07

上傳用戶：jasson5678
各種功能的計數器實例（VHDL源代碼）

各種功能的計數器實例（VHDL源代碼）:

標簽： VHDL 計數器源代碼

上傳時間： 2013-10-16

上傳用戶：bjgaofei
各種功能的計數器實例（VHDL源代碼）

各種功能的計數器實例（VHDL源代碼）:ENTITY counters IS PORT ( d : IN INTEGER RANGE 0 TO 255; clk : IN BIT; clear : IN BIT; ld : IN BIT; enable : IN BIT; up_down : IN BIT; qa : OUT INTEGER RANGE 0 TO 255; qb : OUT INTEGER RANGE 0 TO 255; qc : OUT INTEGER RANGE 0 TO 255; qd : OUT INTEGER RANGE 0 TO 255; qe : OUT INTEGER RANGE 0 TO 255; qf : OUT INTEGER RANGE 0 TO 255; qg : OUT INTEGER RANGE 0 TO 255; qh : OUT INTEGER RANGE 0 TO 255; qi : OUT INTEGER RANGE 0 TO 255;

標簽： VHDL 計數器源代碼

上傳時間： 2014-11-30

上傳用戶：半熟1994