Verilog HDL的程式，上網(wǎng)找到SPI程式， vspi.v這程式相當(dāng)好用可用來接收與傳送SPI，並且寫了一個(gè)傳輸信號(hào)測(cè)試，spidatasent.v這程式就是傳送的資料，分別為00 66... 01 77...... 02 55這樣的資料，並透過MAX+PULS II軟體進(jìn)行模擬，而最外層的程式是test_createspi.v！
上傳時(shí)間： 2017-03-06
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隨著微電子技術(shù)的迅猛發(fā)展，集成電路組成的電子系統(tǒng)集成度越來越高，使得芯片 的復(fù)雜性不斷上升，單片的成本卻不斷降低。FPGA產(chǎn)品的邏輯單元越來越多，性能越 來越高，單位成本和功耗向越來越低的方向發(fā)展，使得可編程片上系統(tǒng)SOPC(System On Programmable Chip)設(shè)計(jì)成為必然趨勢(shì)。SD存儲(chǔ)卡因具備體積小、儲(chǔ)容量高、可擦寫、 價(jià)格低以及非易失性等特點(diǎn)被廣泛應(yīng)用于手機(jī)、數(shù)碼相機(jī)、MP3播放器等領(lǐng)域。 美國(guó)Altera公司開發(fā)的基于SOPC技術(shù)的Nios U嵌入式處理器，是一個(gè)可變結(jié)構(gòu)、 通用型的32位RISC嵌入式處理器，設(shè)計(jì)者可以非常方便地使用SOPC Builder系統(tǒng)開 發(fā)工具設(shè)計(jì)構(gòu)造以處理器為基礎(chǔ)的系統(tǒng)，針對(duì)自己的要求配置Nios II軟核、Avalon總 線及外圍接口系統(tǒng)，體現(xiàn)了面向用戶，面向應(yīng)用的SOPC技術(shù)設(shè)計(jì)思想。應(yīng)用與Nios II 相關(guān)的集成開發(fā)平臺(tái)和輔助開發(fā)工具，加快了NiosⅡ系統(tǒng)的設(shè)計(jì)與驗(yàn)證環(huán)節(jié)的開發(fā)速 度，對(duì)于嵌入式系統(tǒng)的產(chǎn)品開發(fā)和應(yīng)用，具有廣泛的價(jià)值和積極的意義。 本文介紹了基于Nios II嵌入式處理器的SOPC系統(tǒng)的軟、硬件設(shè)計(jì)方法，結(jié)合實(shí) 驗(yàn)平臺(tái)資源特點(diǎn)，構(gòu)建了基于Nios II軟核處理器的SD
標(biāo)簽： SOPC； Nios II； SD存儲(chǔ)卡；基本操作
上傳時(shí)間： 2015-05-25
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2006altera大賽－基于軟核Nios的寬譜正弦信號(hào)發(fā)生器設(shè)計(jì)：摘要：本設(shè)計(jì)運(yùn)用了基于 Nios II 嵌入式處理器的 SOPC 技術(shù)。系統(tǒng)以 ALTERA公司的 Cyclone 系列 FPGA 為數(shù)字平臺(tái)，將微處理器、總線、數(shù)字頻率合成器、存儲(chǔ)器和 I/O 接口等硬件設(shè)備集中在一片 FPGA 上，利用直接數(shù)字頻率合成技術(shù)、數(shù)字調(diào)制技術(shù)實(shí)現(xiàn)所要求波形的產(chǎn)生，用 FPGA 中的 ROM 儲(chǔ)存 DDS 所需的波形表，充分利用片上資源，提高了系統(tǒng)的精確度、穩(wěn)定性和抗干擾性能。使用新的數(shù)字信號(hào)處理（DSP）技術(shù)，通過在 Nios 中軟件編程解決 不同的調(diào)制方式的實(shí)現(xiàn)和選擇。系統(tǒng)頻率實(shí)現(xiàn) 1Hz～20MHz 可調(diào)，步進(jìn)達(dá)到了1Hz；完成了調(diào)幅、調(diào)頻、二進(jìn)制 PSK、二進(jìn)制 ASK、二進(jìn)制 FSK 調(diào)制和掃頻輸出的功能。
標(biāo)簽： Nios Cyclone altera ALTERA
上傳時(shí)間： 2015-09-02
上傳用戶：coeus
這個(gè)源碼是用altera公司的開發(fā)工具NIOS II IDE開發(fā)的基于軟核處理器的AD、DA控制程序，通過spi 核控制AD、DA的時(shí)序，實(shí)現(xiàn)正弦波發(fā)送和接收
上傳時(shí)間： 2015-09-11
上傳用戶：上善若水
移植ucos-ii到arm7tdmi核，包括移植文檔及說明。
上傳時(shí)間： 2013-12-23
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UCos-II核代碼及系統(tǒng)移植后的程序,在S3C440上運(yùn)行.
上傳時(shí)間： 2014-01-19
上傳用戶：葉山豪
uC/OS-II是源碼公開的實(shí)時(shí)嵌入式內(nèi)核，其性能完全可以與商業(yè)產(chǎn)品競(jìng)爭(zhēng)。自1992年以來，全世界成千上萬的開發(fā)者已經(jīng)成功地將uC/OS-II應(yīng)用於各種系統(tǒng)。此份即為 uCOS-II 2.8源碼
上傳時(shí)間： 2013-11-25
上傳用戶：2404
,2006altera大賽－基于軟核Nios的寬譜正弦信號(hào)發(fā)生器設(shè)計(jì)：摘要：本設(shè)計(jì)運(yùn)用了基于 Nios II 嵌入式處理器的 SOPC 技
標(biāo)簽： Nios altera 2006 SOPC
上傳時(shí)間： 2013-12-19
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描述通過軟核nios II在quartus環(huán)境里面實(shí)現(xiàn)以太網(wǎng)卡配置過程，。
標(biāo)簽： quartus nios 軟核 環(huán)境
上傳時(shí)間： 2013-12-18
上傳用戶：xc216
本課題是在課題組已實(shí)現(xiàn)的高速串行通信平臺(tái)的基礎(chǔ)上，進(jìn)一步引伸，設(shè)計(jì)開源的PCI軟核通信模塊替代Xilinx公司提供的LogiCORE PCI核，力求在從模式下，做到占用資源更少，傳輸速度更快，也為以后實(shí)現(xiàn)更完整的功能提供平臺(tái)。 本文以此為背景，基于FPGA平臺(tái)，搭建以開源的PCI軟核為核心的串行通信接口平臺(tái)，使其成為PCI總線與用戶邏輯之間的橋梁，使用戶邏輯避開與復(fù)雜的PCI總線協(xié)議。本課題采用Spartan-II FPGA芯片XC2S200-6FG456C系統(tǒng)開發(fā)板作為串行通信接口的硬件實(shí)驗(yàn)平臺(tái)，實(shí)現(xiàn)了支持配置讀/寫交易、單數(shù)據(jù)段讀/寫、突發(fā)模式讀/寫、命令/地址譯碼功能和數(shù)據(jù)傳送錯(cuò)誤檢測(cè)與處理功能的PCI軟核。 本文主要闡述了以PCI軟核為核心的串行通信平臺(tái)的實(shí)現(xiàn)，首先介紹了PCI軟核的編程語(yǔ)言、軟件工具和硬件實(shí)驗(yàn)平臺(tái)Spartan-II FPGA芯片XC2S200-6FG456C系統(tǒng)開發(fā)板。然后，介紹了PCI總線命令、PCI軟核所支持的功能、PCI軟核兩側(cè)信號(hào)的定義、PCI軟核配置模塊以及探討了PCI軟核的狀態(tài)機(jī)接收、發(fā)送數(shù)據(jù)等過程，分析了PCI軟核的數(shù)據(jù)收發(fā)功能仿真，主要包括配置讀/寫交易、單數(shù)據(jù)段模式讀/寫和突發(fā)模式讀/寫的仿真圖形，并闡述了管腳約束的操作流程。最后介紹PCI軟核模塊的WDM驅(qū)動(dòng)，內(nèi)容包括驅(qū)動(dòng)程序簡(jiǎn)介、驅(qū)動(dòng)程序的開發(fā)、中斷處理、驅(qū)動(dòng)程序與應(yīng)用程序之間的通信以及應(yīng)用程序操作。最后，對(duì)PCI軟核的各種性能進(jìn)行了比較分析。整個(gè)模塊設(shè)計(jì)緊湊，完成在實(shí)驗(yàn)平臺(tái)上的數(shù)據(jù)發(fā)送。 設(shè)計(jì)選用硬件描述語(yǔ)言VerilogHDL，在開發(fā)工具Xilinx ISE7.1中完成整個(gè)系統(tǒng)的設(shè)計(jì)、綜合、布局布線，利用Modelsim進(jìn)行功能及時(shí)序仿真，使用DriverWorks為PCI軟核編寫WinXP下的驅(qū)動(dòng)程序，用VC++6.0編寫相應(yīng)的測(cè)試應(yīng)用程序。之后，將FPGA設(shè)計(jì)下載到Spanan-II FPGA芯片XC2S200-6FG456C系統(tǒng)開發(fā)板中運(yùn)行。 文章最后指出工作中的不足之處和需要進(jìn)一步完善的地方。
上傳時(shí)間： 2013-04-24
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