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IP內(nèi)核

基于FPGA的多功能LCD顯示控制器設(shè)計(jì)

通過對(duì)LCD1602/LCD12864顯示模塊控制時(shí)序和指令集的對(duì)比分析，利用Verilog HDL描述語言完成了多功能LCD顯示控制模塊的IP核設(shè)計(jì)．所設(shè)計(jì)的LCD顯示控制器具有很好的可移植性，只需通過端口的使能參數(shù)配置便可以驅(qū)動(dòng)LCD1602/LCD12864模塊實(shí)現(xiàn)字符或圖形的實(shí)時(shí)顯示，并且該多功能LCD控制器的可行性也在Cyclone II系列的EP2C5T144C8 FPGA芯片上得到了很好的驗(yàn)證．

標(biāo)簽： FPGA LCD 多功能顯示控制器

上傳時(shí)間： 2014-06-23

上傳用戶：hasan2015
ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項(xiàng)

ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項(xiàng)

標(biāo)簽： ISE_IP DDR ip 教程

上傳時(shí)間： 2013-11-11

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基于Xilinx公司的SOPC的以太網(wǎng)設(shè)計(jì)

　　1．設(shè)計(jì)（論文）的主要任務(wù)及目標(biāo) 　　（1）研究SOPC理論如何應(yīng)用于以太網(wǎng)終端設(shè)計(jì)；　　（2）研究如何使用EDK軟件和IP核搭建整個(gè)設(shè)計(jì)硬件結(jié)構(gòu)；　　（3）在開發(fā)板上實(shí)現(xiàn)以太網(wǎng)終端設(shè)計(jì)，驗(yàn)證整個(gè)結(jié)論。　　2．設(shè)計(jì)（論文）的基本要求和內(nèi)容　　（1）符合以太網(wǎng)設(shè)計(jì)的基本概念和原理；　　（2）能準(zhǔn)確運(yùn)用EDK軟件在嵌入式系統(tǒng)設(shè)計(jì)中的優(yōu)勢(shì)；　　（3）選取合適的對(duì)象，并構(gòu)造合理的以太網(wǎng)模型。圖 Xilinx的SOPC設(shè)計(jì)流程

標(biāo)簽： Xilinx SOPC 以太網(wǎng)

上傳時(shí)間： 2013-11-04

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Arria V系列 FPGA芯片白皮書（英文）

　　Arria V系列 FPGA芯片基本描述　　（1）28nm FPGA，在成本、功耗和性能上達(dá)到均衡；　　（2）包括低功耗6G和10G串行收發(fā)器；　　（3）總功耗比6G Arria II FPGA低40%；　　（4）豐富的硬核IP模塊，提高了集成度　　（5）目前市場(chǎng)上支持10.3125Gbps收發(fā)器技術(shù)、功耗最低的中端FPGA。

標(biāo)簽： Arria FPGA V系列芯片

上傳時(shí)間： 2013-10-26

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基于FPGA的MIMO-OFDM基帶系統(tǒng)發(fā)射機(jī)的設(shè)計(jì)

介紹了多入多出-正交頻分復(fù)用（MIMO-OFDM）系統(tǒng)，并分析了其發(fā)射機(jī)的實(shí)現(xiàn)原理。充分利用Altera公司Stratix系列現(xiàn)場(chǎng)可編程門陣列（FPGA）芯片和IP（知識(shí)產(chǎn)權(quán)）核，提出了一種切實(shí)可行的MIMO-OFDM基帶系統(tǒng)發(fā)射機(jī)的FPGA實(shí)現(xiàn)方法。重點(diǎn)論述了適合于FPGA實(shí)現(xiàn)的對(duì)角空時(shí)分層編碼（D-BLAST）的方法和實(shí)現(xiàn)原理以及各個(gè)主要模塊的工作原理。并給出了其在ModelSim環(huán)境下的仿真結(jié)果。結(jié)果表明，本設(shè)計(jì)具有設(shè)計(jì)簡(jiǎn)單、快速、高效和實(shí)時(shí)性好等特點(diǎn)。

標(biāo)簽： MIMO-OFDM FPGA 基帶系統(tǒng) 發(fā)射機(jī)

上傳時(shí)間： 2013-10-13

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基于NiosII軟核處理器的步進(jìn)電機(jī)接口設(shè)計(jì)

NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺(tái)使用的一款高速處理器，為了適應(yīng)高速運(yùn)動(dòng)圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計(jì)，使用verilog HDL語言完成該接口設(shè)計(jì)，最后通過QuartusII軟件，給出了實(shí)驗(yàn)仿真結(jié)果。

標(biāo)簽： NiosII 軟核處理器步進(jìn)電機(jī) 接口設(shè)計(jì)

上傳時(shí)間： 2014-12-28

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wp379 AXI4即插即用IP

In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.

標(biāo)簽： AXI4 379 wp 即插即用

上傳時(shí)間： 2013-11-15

上傳用戶：lyy1234
一種線性卷積實(shí)時(shí)實(shí)現(xiàn)方案

建了一個(gè)基于Altera 的EP2S60硬件處理平臺(tái),利用Altera提供的FFT IP核,在100 MHz系統(tǒng)時(shí)鐘下,數(shù)據(jù)吞吐率可達(dá)100 Ms/s。

標(biāo)簽： 線性卷積實(shí)現(xiàn)方案

上傳時(shí)間： 2013-10-15

上傳用戶：1184599859
WP362-利用設(shè)計(jì)保存功能實(shí)現(xiàn)可重復(fù)的結(jié)果

　　FPGA 設(shè)計(jì)不再像過去一樣只是作為“膠連邏輯 (Gluelogic)”了，由于其復(fù)雜度逐年增加，通常還會(huì)集成極富挑戰(zhàn)性的 IP 核，如 PCI Express® 核等。新型設(shè)計(jì)中的復(fù)雜模塊即便不作任何改變也會(huì)在滿足 QoR(qualityof-result) 要求方面遇到一些困難。保留這些模塊的時(shí)序非常耗時(shí)，既讓人感到頭疼，往往還徒勞無功。設(shè)計(jì)保存流程可以幫助客戶解決這一難題，既可以讓他們滿足設(shè)計(jì)中關(guān)鍵模塊的時(shí)序要求，又能在今后重用實(shí)現(xiàn)的結(jié)果，從而顯著減少時(shí)序收斂過程中的運(yùn)行次數(shù)。

標(biāo)簽： 362 WP 重復(fù)

上傳時(shí)間： 2013-11-04

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擴(kuò)頻通信芯片STEL-2000A的FPGA實(shí)現(xiàn)

針對(duì)傳統(tǒng)集成電路（ASIC）功能固定、升級(jí)困難等缺點(diǎn)，利用FPGA實(shí)現(xiàn)了擴(kuò)頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實(shí)現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實(shí)現(xiàn)方法，推導(dǎo)出一種簡(jiǎn)便的引入?仔/4固定相移的實(shí)現(xiàn)方法。采用模塊化的設(shè)計(jì)方法使用VHDL語言編寫出源程序，在Virtex-II Pro 開發(fā)板上成功實(shí)現(xiàn)了整個(gè)系統(tǒng)。測(cè)試結(jié)果表明該系統(tǒng)正確實(shí)現(xiàn)了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.

標(biāo)簽： STEL 2000 FPGA 擴(kuò)頻通信

上傳時(shí)間： 2013-11-06

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