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IP內(nèi)核

UJA1076TW CAN核的系統(tǒng)基礎(chǔ)芯片簡(jiǎn)介

恩智浦半導(dǎo)體推出其第二代車載網(wǎng)絡(luò)CAN核的系統(tǒng)基礎(chǔ)芯片（SBC）UJA1076TW產(chǎn)品，實(shí)現(xiàn)了性能、功耗以及電子控制單元（ECU）成本的優(yōu)化，惠及車身控制模塊、車內(nèi)溫度控制、座椅控制、電動(dòng)助力轉(zhuǎn)向（EPS）、自適應(yīng)照明、雨量/光強(qiáng)傳感器、泊車輔助及傳輸模塊等廣泛的車載應(yīng)用。UJA1076TW支持車載網(wǎng)絡(luò)互聯(lián)應(yīng)用，這些應(yīng)用通過(guò)使用高速CAN作為主網(wǎng)絡(luò)接口來(lái)控制電源和傳感器設(shè)備。UJA1076TW SBC產(chǎn)品集成以下功能器件：

標(biāo)簽： 1076 UJA CAN TW

上傳時(shí)間： 2014-01-14

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基于核的MMKP問題算法研究

　　多維多選擇背包問題(MMKP)是0-1背包問題的延伸，背包核已經(jīng)被用來(lái)設(shè)計(jì)解決背包問題的高效算法。目的是研究如何獲得一種背包核，并以此高效處理多維多選擇背包問題。首先給出了一種方法確定MMKP的核，然后闡述了利用核精確解決MMKP問題的B&B算法，列出了具體的算法步驟。在分析了算法的存儲(chǔ)復(fù)雜度后，將算法在各種實(shí)例上的運(yùn)行效果與目前解決MMKP問題的常用算法的運(yùn)行效果進(jìn)行了比較，發(fā)現(xiàn)本文的算法性能優(yōu)于以往任何算法。

標(biāo)簽： MMKP 算法研究

上傳時(shí)間： 2013-11-20

上傳用戶：wangw7689
7.4 基于IP CORE的BLOCK RAM設(shè)計(jì)修改稿

7.4 基于IP CORE的BLOCK RAM設(shè)計(jì)修改稿。

標(biāo)簽： BLOCK CORE 7.4 RAM

上傳時(shí)間： 2013-11-07

上傳用戶：sammi
JPEG2000數(shù)據(jù)壓縮的FPGA實(shí)現(xiàn)

高性能的數(shù)據(jù)壓縮可以有效的減少數(shù)據(jù)對(duì)存儲(chǔ)空間和通信帶寬的要求，降低通信成本。為解決圖像數(shù)據(jù)的高壓縮性能問題，本文提出了基于JPEG2000標(biāo)準(zhǔn)的數(shù)據(jù)壓縮系統(tǒng)的FPGA實(shí)現(xiàn)方案。相對(duì)于軟件算法實(shí)現(xiàn)和其他硬件方法，采用FPGA硬件實(shí)現(xiàn)可降低系統(tǒng)復(fù)雜度提高性能。最終設(shè)計(jì)的IP核具有資源占用少，性能良好和便于擴(kuò)展等優(yōu)點(diǎn)，能夠滿足通信傳輸和照相設(shè)備等應(yīng)用需求。

標(biāo)簽： JPEG 2000 FPGA 數(shù)據(jù)壓縮

上傳時(shí)間： 2013-11-22

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基于FPGA的多功能LCD顯示控制器設(shè)計(jì)

通過(guò)對(duì)LCD1602/LCD12864顯示模塊控制時(shí)序和指令集的對(duì)比分析，利用Verilog HDL描述語(yǔ)言完成了多功能LCD顯示控制模塊的IP核設(shè)計(jì)．所設(shè)計(jì)的LCD顯示控制器具有很好的可移植性，只需通過(guò)端口的使能參數(shù)配置便可以驅(qū)動(dòng)LCD1602/LCD12864模塊實(shí)現(xiàn)字符或圖形的實(shí)時(shí)顯示，并且該多功能LCD控制器的可行性也在Cyclone II系列的EP2C5T144C8 FPGA芯片上得到了很好的驗(yàn)證．

標(biāo)簽： FPGA LCD 多功能顯示控制器

上傳時(shí)間： 2015-01-01

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自學(xué)ZedBoard：使用IP通過(guò)ARM PS訪問FPGA（源代碼）

　　這一節(jié)的目的是使用XPS為ARM PS 處理系統(tǒng) 添加額外的IP。從IP Catalog 標(biāo)簽添加GPIO，并與ZedBoard板子上的8個(gè)LED燈相連。當(dāng)系統(tǒng)建立完后，產(chǎn)生bitstream，并對(duì)外設(shè)進(jìn)行測(cè)試。本資料為源代碼，原文設(shè)計(jì)過(guò)程詳見：【玩轉(zhuǎn)賽靈思Zedboard開發(fā)板（4）：如何使用自帶外設(shè)IP讓ARM PS訪問FPGA？】　　硬件平臺(tái)：Digilent ZedBoard 　　開發(fā)環(huán)境：Windows XP 32 bit 　　軟件： XPS 14.2 +SDK 14.2

標(biāo)簽： ZedBoard FPGA ARM 訪問

上傳時(shí)間： 2013-11-06

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基于Xilinx公司的SOPC的以太網(wǎng)設(shè)計(jì)

　　1．設(shè)計(jì)（論文）的主要任務(wù)及目標(biāo) 　　（1）研究SOPC理論如何應(yīng)用于以太網(wǎng)終端設(shè)計(jì)；　　（2）研究如何使用EDK軟件和IP核搭建整個(gè)設(shè)計(jì)硬件結(jié)構(gòu)；　　（3）在開發(fā)板上實(shí)現(xiàn)以太網(wǎng)終端設(shè)計(jì)，驗(yàn)證整個(gè)結(jié)論。　　2．設(shè)計(jì)（論文）的基本要求和內(nèi)容　　（1）符合以太網(wǎng)設(shè)計(jì)的基本概念和原理；　　（2）能準(zhǔn)確運(yùn)用EDK軟件在嵌入式系統(tǒng)設(shè)計(jì)中的優(yōu)勢(shì)；　　（3）選取合適的對(duì)象，并構(gòu)造合理的以太網(wǎng)模型。圖 Xilinx的SOPC設(shè)計(jì)流程

標(biāo)簽： Xilinx SOPC 以太網(wǎng)

上傳時(shí)間： 2013-12-20

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ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項(xiàng)

ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項(xiàng)

標(biāo)簽： ISE_IP DDR ip 教程

上傳時(shí)間： 2015-01-01

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Arria V系列 FPGA芯片白皮書（英文）

　　Arria V系列 FPGA芯片基本描述　　（1）28nm FPGA，在成本、功耗和性能上達(dá)到均衡；　　（2）包括低功耗6G和10G串行收發(fā)器；　　（3）總功耗比6G Arria II FPGA低40%；　　（4）豐富的硬核IP模塊，提高了集成度　　（5）目前市場(chǎng)上支持10.3125Gbps收發(fā)器技術(shù)、功耗最低的中端FPGA。

標(biāo)簽： Arria FPGA V系列芯片

上傳時(shí)間： 2013-10-21

上傳用戶：lht618
基于FPGA的MIMO-OFDM基帶系統(tǒng)發(fā)射機(jī)的設(shè)計(jì)

介紹了多入多出-正交頻分復(fù)用（MIMO-OFDM）系統(tǒng)，并分析了其發(fā)射機(jī)的實(shí)現(xiàn)原理。充分利用Altera公司Stratix系列現(xiàn)場(chǎng)可編程門陣列（FPGA）芯片和IP（知識(shí)產(chǎn)權(quán)）核，提出了一種切實(shí)可行的MIMO-OFDM基帶系統(tǒng)發(fā)射機(jī)的FPGA實(shí)現(xiàn)方法。重點(diǎn)論述了適合于FPGA實(shí)現(xiàn)的對(duì)角空時(shí)分層編碼（D-BLAST）的方法和實(shí)現(xiàn)原理以及各個(gè)主要模塊的工作原理。并給出了其在ModelSim環(huán)境下的仿真結(jié)果。結(jié)果表明，本設(shè)計(jì)具有設(shè)計(jì)簡(jiǎn)單、快速、高效和實(shí)時(shí)性好等特點(diǎn)。

標(biāo)簽： MIMO-OFDM FPGA 基帶系統(tǒng) 發(fā)射機(jī)

上傳時(shí)間： 2013-11-01

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