壓縮包內(nèi)是免費的TCP/IP協(xié)議棧uIP源碼。
上傳時間： 2013-06-25
上傳用戶：關(guān)外河山
ALTERA的spi的ip核，里面有詳細的過程歡迎下載
上傳時間： 2013-04-24
上傳用戶：z1191176801
利用FPGA的51 ，IP核實現(xiàn)與單片機和ARM的串口通信
上傳時間： 2013-08-05
上傳用戶：lalaruby
在測控系統(tǒng)中用IP核實現(xiàn)DA轉(zhuǎn)換.doc
標簽： 測控系統(tǒng) IP核 DA轉(zhuǎn)換
上傳時間： 2013-08-13
上傳用戶：13736136189
Run Pac-man Game Based on 8086/8088 FPGA IP Core
上傳時間： 2013-08-23
上傳用戶：JamesB
arm9_fpga2_verilog是一個可以綜合的用verilog寫的arm9的ip軟核，對學(xué)習(xí)arm和FPGA開發(fā)有幫助。
上傳時間： 2013-08-23
上傳用戶：xlcky
關(guān)于FPGA的一些常識及含IP核的VHDL設(shè)計源代碼。
上傳時間： 2013-09-03
上傳用戶：tsfh
本文探討的重點是PCB設(shè)計人員利用IP，并進一步采用拓撲規(guī)劃和布線工具來支持IP，快速完成整個PCB設(shè)計。從圖1可以看出，設(shè)計工程師的職責是通過布局少量必要元件、并在這些元件之間規(guī)劃關(guān)鍵互連路徑來獲取IP。一旦獲取到了IP，就可將這些IP信息提供給PCB設(shè)計人員，由他們完成剩余的設(shè)計。 圖1：設(shè)計工程師獲取IP，PCB設(shè)計人員進一步采用拓撲規(guī)劃和布線工具支持IP，快速完成整個PCB設(shè)計。現(xiàn)在無需再通過設(shè)計工程師和PCB設(shè)計人員之間的交互和反復(fù)過程來獲取正確的設(shè)計意圖，設(shè)計工程師已經(jīng)獲取這些信息，并且結(jié)果相當精確，這對PCB設(shè)計人員來說幫助很大。在很多設(shè)計中，設(shè)計工程師和PCB設(shè)計人員要進行交互式布局和布線，這會消耗雙方許多寶貴的時間。從以往的經(jīng)歷來看交互操作是必要的，但很耗時間，且效率低下。設(shè)計工程師提供的最初規(guī)劃可能只是一個手工繪圖，沒有適當比例的元件、總線寬度或引腳輸出提示。隨著PCB設(shè)計人員參與到設(shè)計中來，雖然采用拓撲規(guī)劃技術(shù)的工程師可以獲取某些元件的布局和互連，不過，這個設(shè)計可能還需要布局其它元件、獲取其它IO及總線結(jié)構(gòu)和所有互連才能完成。PCB設(shè)計人員需要采用拓撲規(guī)劃，并與經(jīng)過布局的和尚未布局的元件進行交互，這樣做可以形成最佳的布局和交互規(guī)劃，從而提高PCB設(shè)計效率。隨著關(guān)鍵區(qū)域和高密區(qū)域布局完成及拓撲規(guī)劃被獲取，布局可能先于最終拓撲規(guī)劃完成。因此，一些拓撲路徑可能必須與現(xiàn)有布局一起工作。雖然它們的優(yōu)先級較低，但仍需要進行連接。因而一部分規(guī)劃圍繞布局后的元件產(chǎn)生了。此外，這一級規(guī)劃可能需要更多細節(jié)來為其它信號提供必要的優(yōu)先級。
上傳時間： 2013-10-12
上傳用戶：sjyy1001
摘要:隨著網(wǎng)絡(luò)技術(shù)和單片機技術(shù)的發(fā)展，嵌入式網(wǎng)絡(luò)在遠程控制領(lǐng)域擁有廣泛的應(yīng)用前景。文中以Atmega16單片機和CP2200網(wǎng)絡(luò)芯片為硬件平臺，設(shè)計和實現(xiàn)了一個面向遠程工業(yè)控制領(lǐng)域的精簡TCP／IP協(xié)議棧，包括ARP，IP，UDP及TCP等協(xié)議模塊。文中給出了系統(tǒng)的硬件設(shè)計，詳細論述了精簡TCP／IP協(xié)議棧的實現(xiàn)方法，并給出了一個遠程控制的應(yīng)用實例。該系統(tǒng)具有低成本、易使用的特點。關(guān)鍵詞:單片機 以太網(wǎng) CP2200 TCP/IP
上傳時間： 2013-11-13
上傳用戶：fac1003
設(shè)計了一款基于Avalon總線的8051MCU IP核。它支持MCS-51指令集，優(yōu)化內(nèi)部的結(jié)構(gòu)，通過采用流水線技術(shù)、指令映射技術(shù)、指令預(yù)取技術(shù)、微代碼技術(shù)等極大的提高了IP核的工作速度，使IP核在100MHz時鐘下，能夠單周期執(zhí)行一條指令。本設(shè)計使用Modelsim軟件完成了功能仿真和時序仿真，并在以Altera 公司的Cyclone II FPGA芯片為核心的DE2開發(fā)板上完成了硬件驗證。
上傳時間： 2013-11-02
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