以Altera公司的Quartus Ⅱ 7.2作為開發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結(jié)果。將設(shè)計的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實現(xiàn)了可重構(gòu)信號源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實現(xiàn)了整個信號源的硬件開發(fā)平臺，達到既簡化電路設(shè)計、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
上傳時間： 2013-12-22
上傳用戶：forzalife
In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.
上傳時間： 2013-11-11
上傳用戶：csgcd001
本文探討的重點是PCB設(shè)計人員利用IP，并進一步采用拓撲規(guī)劃和布線工具來支持IP，快速完成整個PCB設(shè)計。從圖1可以看出，設(shè)計工程師的職責是通過布局少量必要元件、并在這些元件之間規(guī)劃關(guān)鍵互連路徑來獲取IP。一旦獲取到了IP，就可將這些IP信息提供給PCB設(shè)計人員，由他們完成剩余的設(shè)計。 圖1：設(shè)計工程師獲取IP，PCB設(shè)計人員進一步采用拓撲規(guī)劃和布線工具支持IP，快速完成整個PCB設(shè)計。現(xiàn)在無需再通過設(shè)計工程師和PCB設(shè)計人員之間的交互和反復(fù)過程來獲取正確的設(shè)計意圖，設(shè)計工程師已經(jīng)獲取這些信息，并且結(jié)果相當精確，這對PCB設(shè)計人員來說幫助很大。在很多設(shè)計中，設(shè)計工程師和PCB設(shè)計人員要進行交互式布局和布線，這會消耗雙方許多寶貴的時間。從以往的經(jīng)歷來看交互操作是必要的，但很耗時間，且效率低下。設(shè)計工程師提供的最初規(guī)劃可能只是一個手工繪圖，沒有適當比例的元件、總線寬度或引腳輸出提示。隨著PCB設(shè)計人員參與到設(shè)計中來，雖然采用拓撲規(guī)劃技術(shù)的工程師可以獲取某些元件的布局和互連，不過，這個設(shè)計可能還需要布局其它元件、獲取其它IO及總線結(jié)構(gòu)和所有互連才能完成。PCB設(shè)計人員需要采用拓撲規(guī)劃，并與經(jīng)過布局的和尚未布局的元件進行交互，這樣做可以形成最佳的布局和交互規(guī)劃，從而提高PCB設(shè)計效率。隨著關(guān)鍵區(qū)域和高密區(qū)域布局完成及拓撲規(guī)劃被獲取，布局可能先于最終拓撲規(guī)劃完成。因此，一些拓撲路徑可能必須與現(xiàn)有布局一起工作。雖然它們的優(yōu)先級較低，但仍需要進行連接。因而一部分規(guī)劃圍繞布局后的元件產(chǎn)生了。此外，這一級規(guī)劃可能需要更多細節(jié)來為其它信號提供必要的優(yōu)先級。
上傳時間： 2014-01-14
上傳用戶：lz4v4
UG157 - LogiCORE™ IP Initiator/Target v3.1 for PCI™ 入門指南
上傳時間： 2013-10-13
上傳用戶：heheh
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設(shè)生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應(yīng)的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時間： 2013-11-02
上傳用戶：誰偷了我的麥兜
訪問TCP/IP協(xié)議棧的vxd例子
上傳時間： 2015-01-03
上傳用戶：chenjjer
記錄IP/TCP/UDP/ICMP網(wǎng)絡(luò)包日志
上傳時間： 2014-12-02
上傳用戶：cx111111
OICQ黑客工具。可以查看對方IP地址，發(fā)匿名信，炸對方等
上傳時間： 2015-01-03
上傳用戶：壞天使kk
示范了Unix和Linux下如何利用Raw Socket構(gòu)造偽裝的TCP、IP、UDP的包
上傳時間： 2014-01-02
上傳用戶：葉山豪
可探索指定IP地址段內(nèi)的所有OICQ用戶號碼，可探測端口，把網(wǎng)吧里的所有機器的OICQ號碼都找出來，可群發(fā)消息
上傳時間： 2015-01-04
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