互感器是電力系統中電能計量和繼電保護中的重要設備，其精度和可靠性與電力系統的安全性、可靠性和經濟運行密切相關。隨著電力工業的發展，傳統的電磁式互感器已經暴露出一系列的缺陷，電子式互感器能很好的解決電磁式互感器的缺點，電子式互感器逐步替代電磁式互感器代表著電力工業的發展方向。目前，國產的互感器校驗儀主要是電磁式互感器校驗儀，電子式互感器校驗儀依賴于進口。電子式互感器的發展，使得電子式互感器校驗儀的研制勢在必行。 本課題依據國際標準IEC60044-7、IEC60044-8和國內標準GB20840[1].7-2007、GB20840[1].8-2007，設計了電子式互感器檢驗儀。該校驗儀采用直接法對電子式互感器進行校驗，即同時測試待校驗電子式互感器和標準電磁式互感器二次側的輸出信號，比較兩路信號的參數，根據比較結果完成電子式互感器的校驗工作。論文首先介紹了電子式互感器結構及輸出數字信號的特征，然后詳細論述了電子式互感器校驗儀的硬件及軟件設計方法。硬件主要采用FPGA技術設計以太網控制器RTL8019的控制電路，以實現電子式互感器信號的遠程接收，同時設計A/D芯片MAX125的控制電路，以實現標準電磁式互感器模擬輸出的數字化。軟件主要采用FPGA的SOPC技術，研制了MAX125和RTL8019的IP核，在NiosIIIDE集成開發環境下，完成對硬件電路的底層控制，運用準同步算法和DFT算法開發應用程序實現對數字信號的處理。最終完成電子式互感器校驗儀的設計。 最后進行了相關的實驗，所研制的電子式互感器校驗儀對0.5準確級的電子式電壓互感器和0.5準確級電子式電流互感器分別進行了校驗，對其額定負荷的20％、100％、120％點做為測量點進行測量。經過對實驗數據的處理分析可知，校驗儀對電子式互感器的校驗精度滿足0.5％的比差誤差和20’的相位差。本課題的研究為電子式互感器校驗儀的研制工作提供了理論和實踐依據。
上傳時間： 2013-04-24
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國家863項目“飛行控制計算機系統FC通信卡研制”的任務是研究設計符合CPCI總線標準的FC通信卡。本課題是這個項目的進一步引伸，用于設計SCI串行通信接口，以實現環上多計算機系統間的高速串行通信。 本文以此項目為背景，對基于FPGA的SCI串行通信接口進行研究與實現。論文先概述SCI協議，接著對SCI串行通信接口的兩個模塊：SCI節點模型模塊和CPCI總線接口模塊的功能和實現進行了詳細的論述。 SCI節模型包含Aurora收發模塊、中斷進程、旁路FIFO、接受和發送存儲器、地址解碼、MUX。在SCI節點模型的實現上，利用FPGA內嵌的RocketIO高速串行收發器實現主機之間的高速串行通信，并利用Aurora IP核實現了Aurora鏈路層協議；設計一個同步FIFO實現旁路FIFO；利用FPGA上的塊RAM實現發送和接收存儲器；中斷進程、地址解碼和多路復合分別在控制邏輯中實現。 CPCI總線接口包括PCI核、PCI核的配置模塊以及用戶邏輯三個部分。本課題中，采用FPGA+PCI軟核的方法來實現CPCI總線接口。PCI核作為PCI總線與用戶邏輯之間的橋梁：PCI核的配置模塊負責對PCI核進行配置，得到用戶需要的PCI核；用戶邏輯模塊負責實現整個通信接口具體的內部邏輯功能；并引入中斷機制來提高SCI通信接口與主機之間數據交換的速率。 設計選用硬件描述語言VerilogHDL和VHDL，在開發工具Xilinx ISE7.1中完成整個系統的設計、綜合、布局布線，利用Modelsim進行功能及時序仿真，使用DriverWorks為SCI串行通信接口編寫WinXP下的驅動程序，用VC++6.0編寫相應的測試應用程序。最后，將FPGA設計下載到FC通信卡中運行，并利用ISE內嵌的ChipScope Pro虛擬邏輯分析儀對設計進行驗證，運行結果正常。 文章最后分析傳輸性能上的原因，指出工作中的不足之處和需要進一步完善的地方。
上傳時間： 2013-04-24
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基于∑-△噪聲整形技術和過采樣技術的數模轉換器(DAC)可以可靠地把數字信號轉換成為高精度的模擬信號。采用這一結構進行數模轉換具有諸多優點,例如極低的失配噪聲和高的可靠性,便于作為IP模塊嵌入到其他芯片系統中等,更重要的是可以得到其他DAC結構所無法達到的精度和動態范圍。在高精度測量、音頻轉換、汽車電子等領域有著廣泛的應用價值。 由于非線性和不穩定性的存在,高階∑-△調制器的設計與實現存在較大的難度。本設計綜合大量文獻中的經驗原則和方法,首先闡述了∑-△調制器的一般原理,并討論了一般結構調制器的設計過程,然后描述了穩定的高階高精度調制器的設計流程。根據市場需求,設定了整個設計方案的性能指標,并據此設計了達到16bit精度和滿量程輸入范圍的三階128倍過采樣調制器。 本設計采用∑-△結構,根據系統要求設計了量化器位數、調制器過采樣比和階數。在分析高階單環路調制器穩定性的基礎上,成功設計了六位量化三階單環路調制器結構。在16比特的輸入信號下,達到了90dB左右的信噪比。該設計已經在Cyclone系列FPGA器件下得到硬件實現和驗證,并實現了實時音頻驗證。測試表明,該DAC模塊輸出信號的信噪比能滿足16比特數據轉換應用的分辨率要求,并具備良好的兼容性和通用性。 本設計可作為IP核廣泛地在其他系統中進行復用,具有很強的應用性和一定的創新性。
上傳時間： 2013-07-10
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本課題深入分析了GPS軟件接收機基于FFT并行捕獲算法并詳細闡述了其FPGA的實現。相比于其它的捕獲方案，該方案更好地滿足了信號處理實時性的要求。 論文的主體部分首先簡單分析了擴頻通信系統的基本原理，介紹了GPS系統的組成，詳細闡述了GPS信號的特點，并根據GPS信號的組成特點介紹了接收機的體系結構。其次，通過對GPS接收機信號捕獲方案的深入研究，確定了捕獲速度快且實現復雜度不是很高的基于FFT的并行捕獲方案，并對該方案提出了幾點改進的措施，根據前面的分析，提出了系統的實現方案，利用MATLAB對該系統進行仿真，仿真的結果充分的驗證了方案的可行性。接著，對于捕獲環節中的核心部分—FFT處理器，設計中沒有采用ALTERA提供的IP核，獨立設計實現了基于FPGA的FFT處理器，并通過對一組數據在MATLAB中運算得到結果和FPGA輸出結果相對比，可以驗證該FFT處理器的正確性。再次重點分析了GPS接收機并行捕獲部分的FPGA具體實現，通過捕獲的FPGA時序仿真波形，證明了該系統已經能成功地捕獲到GPS信號。最后，對全文整個研究工作進行總結，并指出以后繼續研究的方向。 本課題雖然是對于GPS接收機的研究，但其原理與GALILEO、北斗等導航系統的接收機相近，因此該課題的研究對我國衛星導航事業的發展起到了積極的推動作用。
上傳時間： 2013-08-06
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隨著信息技術和電子技術的進步和日益成熟，計算機數據采集技術得到了廣泛應用。由于ISA數據采集卡的固有缺陷，PCI接口的數據采集卡將逐漸取代ISA數據采集卡，成為數據采集的主流。為了簡化PCI數據采集卡結構，提高數據采集可靠性，本文研究并開發了一種基于FPGA的PCI結構的數據采集卡系統。 論文對PCI對目標設備數據采集卡實現的原理和方法進行了深入研究，設計了基于FPGA的PCI數據采集卡的硬件電路，通過在FPGA中嵌入了PCI目標設備的IP核與用戶邏輯部分，構成了SOPC系統。使用Verilog硬件描述語言設計并實現了FPGA內部采集數據管理、數據管理寄存器和FIFO數據緩沖隊列等模塊電路。利用ModelSim對PCI系統進行了仿真。完成了系統硬件電路PCB板的設計，最終制作了PCI數據采集卡。 論文針對PCI結構的數據采集卡系統軟件需求，研究了WDM設備驅動軟件、Windows環境的簡易虛擬示波器以及簡易虛擬邏輯儀實現原理和方法。利用DriverStudio+Windows DDK for XP+VC6的軟件平臺，開發了WDM設備驅動程序。實現了Windows環境的簡易虛擬示波器，和簡易虛擬邏輯儀。系統測試結果表明該系統設計正確，系統運行穩定，功能和指標達到了設計要求。
上傳時間： 2013-07-27
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串行數字接口SDI是目前使用最廣泛的數字視頻接口。它是遵循SMPTE-259M和EBtJ-Tech-3267標準制定的，己經被世界上眾多數字視頻設備生產廠家普遍采納并作為標準視頻接口，主要用在非線性編輯系統、視頻服務器、虛擬演播室以及數字切換矩陣和數字光端機等場合。 以往的SDI接口在實現方法上有成本高、靈活性低等缺點，針對這些不足，本文在研究串行數字接口工作原理的基礎上，提出了一種基于FPGA的標清串行數字接口(SD-SDI)的設計方案，并使用SOPC Builder構成一個Nios II處理器系統，將SDI接口以IP核形式嵌入到FPGA內部，從而提高系統的集成度，使之具有視頻數據處理速度快、實時性強、性價比高的特點。具體研究內容包括： 1.在分析SDI接口的硬件結構和工作原理的基礎上，提出了串行數字接口的嵌入式系統設計方法，完成了SDI接口卡的FPGA芯片內部配置以及驅動電路、均衡電路、電源電路等硬件電路設計。 2.采用軟邏輯方法實現SDI接口的傳輸功能，進行了具體的模塊化設計與仿真。 3.引入Nios II嵌入式軟核處理器對數據進行處理，設計了視頻圖像數據的采集程序。 該傳輸系統以Altera公司的Cyclone II EP2C35F672C8為核心芯片，通過發送和接收電路的共同作用，能夠完成標清數字視頻信號的傳輸，初步確立了以SDI接口為數據源的視頻信號傳輸系統的整體模式和框架。
上傳時間： 2013-07-31
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本文研究了基于Nios Ⅱ的FPGA-CPU調試技術。論文研究了NiosⅡ嵌入式軟核處理器的特性；實現了以Nios Ⅱ嵌入式處理器為核心的FPGA-CPU調試系統的軟、硬件設計；對兩種不同類型的FPGA-CPU進行了實際調試，對實驗數據進行了分析。 在硬件方面，為了控制和檢測FPGA-CPU，設計并實現了FPGA-CPU的控制電路、FPGA-CPU的內部通用寄存器組掃描電路、存儲器電路等；完成了各種外圍設備接口的設計；實現了調試系統的整體設計。 在軟件方面，設計了調試監控軟件，完成了對FPGA-CPU運行的控制和信號狀態的監測。這些信號包括地址和數據總線以及各種寄存器的數據等；實現了多種模式下的FPGA-CPU調試支持單時鐘調試、單步調試和軟件斷點多種調試模式。此外，設計了專用的編譯軟件，實現了基于不同指令系統的偽匯編程序編譯，提高了調試效率。 本文作者在實現了FPGA-CPU調試系統基礎上，對兩種指令系統不同、結構迥異的FPGA-CPU進行實際調試。調試結果表明，這種基于IP核的可復用設計技術，能夠在一個FPGA芯片內實現調試系統和FPGA-CPU的無縫連接，能夠有效地調試FPGA-CPU。
上傳時間： 2013-08-04
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隨著計算機技術和通信技術的迅速發展，數字視頻在信息社會中發揮著越來越重要的作用，視頻傳輸系統已經被廣泛應用于交通管理、工業監控、廣播電視、銀行、商場等多個領域。同時，FPGA單片規模的不斷擴大，在FPGA芯片內部實現復雜的數字信號處理系統也成為現實，因此采用FPGA實現視頻壓縮和傳輸已成為一種最佳選擇。 本文將視頻壓縮技術和光纖傳輸技術相結合，設計了一種基于無損壓縮算法的多路數字視頻光纖傳輸系統，系統利用時分復用和無損壓縮技術，采用串行數字視頻傳輸的方式，可在一根光纖中同時傳輸8路以上視頻信號。系統在總體設計時，確定了基于FPGA的設計方案，采用ADI公司的AD9280和AD9708芯片實現A/D轉換和D/A轉換，在FPGA里實現系統的時分復用/解復用、視頻數據壓縮/解壓縮和線路碼編解碼，利用光收發一體模塊實現電光轉換和光電轉換。視頻壓縮采用LZW無損壓縮算法，用Verilog語言設計了壓縮模塊和解壓縮模塊，利用Xilinx公司的IP核生成工具Core Generator生成FIFO來緩存壓縮/解壓縮單元的輸入輸出數據，光纖線路碼采用CIMT碼，設計了編解碼模塊，解碼過程中，利用數字鎖相環來實現發射與接收的幀同步，在ISE8.2和Modelsim仿真環境下對FPGA模塊進行了功能仿真和時序仿真，并在Spartan-3E開發板和視頻擴展板上完成了系統的硬件調試與驗證工作，實驗證明，系統工作穩定，圖像清晰，實時傳輸效果好，可用于交通、安防、工業監控等多個領域。 本文將視頻壓縮和線路碼編解碼在FPGA里實現，利用FPGA的并行處理優勢，大大提高了系統的處理速度，使系統具有集成度高、靈活性強、調試方便、抗干擾能力強、易于升級等特點。
上傳時間： 2013-06-27
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雷達信號處理是雷達系統的重要組成部分。在數字信號處理技術飛速發展的今天，雷達信號處理中也普遍使用數字信號處理技術。而現場可編程門陣列(FPGA)在數字信號處理中的廣泛應用，使得FPGA在雷達信號處理中也占據了重要地位。 針對雷達信號處理的設計與實現，本文在以下兩個方面展開研究： 一方面以線性調頻信號(LFM)為例，分別對幾種基本的雷達信號處理，如正交相干檢波、脈沖壓縮、動目標顯示(MTI)/動目標檢測(MTD)和恒虛警(CFAR)詳細地闡述了其原理，在此基礎上給出了其經常采用的實現方法，并在MATLAB環境中對各個環節進行了參數化仿真，詳盡地給出了各環節的仿真波形圖。針對仿真結果，直觀形象地說明了不同實現方法的優劣。 另一方面結合MATLAB仿真結果，給出利用FPGA實現雷達信號處理的方案。在Xilinx ISE6.3i軟件集成環境下，通過對Xilinx提供的IP核的調用，并與VHDL語言相結合，完成雷達信號處理的FPGA實現。
上傳時間： 2013-06-08
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數據采集處理技術是現代信號處理的基礎，廣泛應用于雷達、聲納、軟件無線電、瞬態信號測試等領域。隨著信息科學的飛速發展，人們面臨的信號處理任務越來越繁重，對數據采集處理系統的要求也越來越高。近年來FPGA由于其設計靈活性、更強的適應性及可重構性，結合SDRAM的高速、大容量、價格優勢，在設計高速實時數據采集系統時受到了廣泛的關注。 本課題重點研究了基于FPGA與DDR2-SDRAM的高速實時數據采集系統的設計與實現技術，為需要大容量存儲器的系統設計提供了新的思路。在深入研究了DDR2-SDRAM器件的基本構造與工作原理的基礎上，結合成熟的商業化IP核，提出了基于FPGA與DDR2-SDRAM的高速實時數據采集系統的設計方案，并從總體設計構想到各邏輯細節實現都進行了詳細描述。根據DDR2-SDRAM的特點，選擇合適的內存調度方案，采用Verilog HDL語言設計實現了該高速實時數據采集系統，并對系統功能進行驗證與分析，結果表明本設計完全能夠滿足系統的性能指標。
上傳時間： 2013-06-24
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