基于M CORE微控制器的嵌入式系統從應用的角度出發，全面介紹了構成嵌人式系統的微控制器的結構和常用支撐硬件的原理以及設計開發方法。本書共 24章，分為3大部分。第 1部分（第 1～14章）介紹具有 32位 RISC CPU核的M·CORE微控制器的結構及原理，按模塊分章，對各功能模塊的原理及使用方法都有詳盡的講解。眾所周知，微控制器種類繁多，雖然不同種類微控制器的CPU及內部功能模塊有所不同，但基本原理（尤其是一些通用的功能）是一致的。第2部分（第15—19章）介紹嵌入式系統常用外圍電路的原理及設計和使用方法，包括有：異步串行接口的互連及應用舉例、同步串行總線及應用舉例、液晶顯示模塊、液晶控制器、觸摸屏及觸摸屏控制器和各類存儲器的應用舉例。第3部分（第20—24章）介紹嵌人式系統的開發環境與軟件開發，在討論嵌人式系統軟件開發的一般過程和開發工具需求的基礎上，介紹M·CORE軟件開發支持工具集、MMC2107微控制器評估板、M·CORE常用工具軟件、QodeWarrior集成開發環境IDE及M·CORE的基本程序設計技術。 第1部分 M·COREM控制器的結構及原理 第1章 微控制器及其應用技術概述 1．1 微控制器的特點 1．2 微控制器技術的發展 1．3 M·CORE系列微控制器 l．3．1 MMC2107的特點及組成 1．3．2 MMC2107的引腳描述 1．3．3 MMC2107的系統存儲器地址映射 第2章 M·CORE M210中央處理單元（CPU） 2．1 M·CORE處理器綜述 2．1．1 M·CORE處理器的微結構 2．1．2 M·CORE處理器的編程模型 2．1．3 M·CORE的數據格式 2．1．4 M·CORE處理器的寄存器 2．2 M·CORE處理器指令系統簡述 2. 2．l 指令類型和尋址方式
上傳時間： 2013-10-28
上傳用戶：lhw888
用VHDL語言進行MCS－51兼容單片機ip核開發
上傳時間： 2013-10-28
上傳用戶：nem567397
采用DSP處理器TMS320C6416T,基于AES分組密碼算法和SPI總線實現IP視頻電話加密通信。設計了系統硬件結構，選擇了合理的加密算法和加密方式，提出了高效的通信機制和數據格式，分析了軟硬件設計關鍵環節。
上傳時間： 2013-10-11
上傳用戶：yuzhou229843982
對于利用LabVIEW FPGA實現RIO目標平臺上的定制硬件的工程師與開發人員，他們可以很容易地利用所推薦的組件設計構建適合其應用的、可復用且可擴展的代碼模塊。基于已經驗證的設計進行代碼模塊開發，將使現有IP在未來應用中得到更好的復用，也可以使在不同開發人員和內部組織之間進行共享和交換的代碼更好服用
上傳時間： 2013-11-20
上傳用戶：lnnn30
QuartusII中利用免費IP核的設計 作者：雷達室 以設計雙端口RAM為例說明。 Step1：打開QuartusII，選擇File—New Project Wizard，創建新工程，出現圖示對話框，點擊Next；
上傳時間： 2014-12-28
上傳用戶：fghygef
基于FPGA的GPIB接口IP核的研究與設計
上傳時間： 2013-11-04
上傳用戶：bensonlly
ISE新建工程及使用IP核步驟詳解
上傳時間： 2013-11-18
上傳用戶：peterli123456
以Altera公司的Quartus Ⅱ 7.2作為開發工具，研究了基于FPGA的DDS IP核設計，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測試結果。將設計的DDS IP核封裝成為SOPC Builder自定義的組件，結合32位嵌入式CPU軟核Nios II，構成可編程片上系統（SOPC），利用極少的硬件資源實現了可重構信號源。該系統基本功能都在FPGA芯片內完成，利用 SOPC技術，在一片 FPGA 芯片上實現了整個信號源的硬件開發平臺，達到既簡化電路設計、又提高系統穩定性和可靠性的目的。
上傳時間： 2013-11-06
上傳用戶：songkun
In the past decade, the size and complexity of manyFPGA designs exceeds the time and resourcesavailable to most design teams, making the use andreuse of Intellectual Property (IP) imperative.However, integrating numerous IP blocks acquiredfrom both internal and external sources can be adaunting challenge that often extends, rather thanshortens, design time. As today's designs integrateincreasing amounts of functionality, it is vital thatdesigners have access to proven, up-to-date IP fromreliable sources.
上傳時間： 2013-11-15
上傳用戶：lyy1234
This application note covers the design considerations of a system using the performance features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The design focuses on high system throughput through the AXI Interconnect core with F MAX and area optimizations in certain portions of the design. The design uses five AXI video direct memory access (VDMA) engines to simultaneously move 10 streams (five transmit video streams and five receive video streams), each in 1920 x 1080p format, 60 Hz refresh rate, and up to 32 data bits per pixel. Each VDMA is driven from a video test pattern generator (TPG) with a video timing controller (VTC) block to set up the necessary video timing signals. Data read by each AXI VDMA is sent to a common on-screen display (OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream. The output of the OSD core drives the DVI video display interface on the board. Performance monitor blocks are added to capture performance data. All 10 video streams moved by the AXI VDMA blocks are buffered through a shared DDR3 SDRAM memory and are controlled by a MicroBlaze™ processor. The reference system is targeted for the Virtex-6 XC6VLX240TFF1156-1 FPGA on the Xilinx® ML605 Rev D evaluation board
上傳時間： 2013-11-14
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