This application note covers the design considerations of a system using the performance features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The design focuses on high system throughput through the AXI Interconnect core with F MAX and area optimizations in certain portions of the design. The design uses five AXI video direct memory access (VDMA) engines to simultaneously move 10 streams (five transmit video streams and five receive video streams), each in 1920 x 1080p format, 60 Hz refresh rate, and up to 32 data bits per pixel. Each VDMA is driven from a video test pattern generator (TPG) with a video timing controller (VTC) block to set up the necessary video timing signals. Data read by each AXI VDMA is sent to a common on-screen display (OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream. The output of the OSD core drives the DVI video display interface on the board. Performance monitor blocks are added to capture performance data. All 10 video streams moved by the AXI VDMA blocks are buffered through a shared DDR3 SDRAM memory and are controlled by a MicroBlaze™ processor. The reference system is targeted for the Virtex-6 XC6VLX240TFF1156-1 FPGA on the Xilinx® ML605 Rev D evaluation board
上傳時間： 2013-11-23
上傳用戶：shen_dafa
本文探討的重點是PCB設計人員利用IP，并進一步采用拓撲規劃和布線工具來支持IP，快速完成整個PCB設計。從圖1可以看出，設計工程師的職責是通過布局少量必要元件、并在這些元件之間規劃關鍵互連路徑來獲取IP。一旦獲取到了IP，就可將這些IP信息提供給PCB設計人員，由他們完成剩余的設計。 圖1：設計工程師獲取IP，PCB設計人員進一步采用拓撲規劃和布線工具支持IP，快速完成整個PCB設計?，F在無需再通過設計工程師和PCB設計人員之間的交互和反復過程來獲取正確的設計意圖，設計工程師已經獲取這些信息，并且結果相當精確，這對PCB設計人員來說幫助很大。在很多設計中，設計工程師和PCB設計人員要進行交互式布局和布線，這會消耗雙方許多寶貴的時間。從以往的經歷來看交互操作是必要的，但很耗時間，且效率低下。設計工程師提供的最初規劃可能只是一個手工繪圖，沒有適當比例的元件、總線寬度或引腳輸出提示。隨著PCB設計人員參與到設計中來，雖然采用拓撲規劃技術的工程師可以獲取某些元件的布局和互連，不過，這個設計可能還需要布局其它元件、獲取其它IO及總線結構和所有互連才能完成。PCB設計人員需要采用拓撲規劃，并與經過布局的和尚未布局的元件進行交互，這樣做可以形成最佳的布局和交互規劃，從而提高PCB設計效率。隨著關鍵區域和高密區域布局完成及拓撲規劃被獲取，布局可能先于最終拓撲規劃完成。因此，一些拓撲路徑可能必須與現有布局一起工作。雖然它們的優先級較低，但仍需要進行連接。因而一部分規劃圍繞布局后的元件產生了。此外，這一級規劃可能需要更多細節來為其它信號提供必要的優先級。
上傳時間： 2014-01-14
上傳用戶：lz4v4
UG157 - LogiCORE™ IP Initiator/Target v3.1 for PCI™ 入門指南
上傳時間： 2013-10-13
上傳用戶：heheh
發現了C*Core國芯芯片中SCI發送與接受方波特率誤差導致數據不匹配問題，分析了發送與接受方數據傳輸丟幀、誤幀現象出現的根本原因，總結了SCI容限值與芯片主頻及標準波特率之間規律，提出了解決問題的優化方案并通過C*Core C語言編寫程序實現。實驗證明，優化后的SCI初始化程序可確保SCI發送與接收方不受波特率設置值、芯片主頻大小影響，使數據傳輸過程中不丟幀、不誤幀。
上傳時間： 2013-10-09
上傳用戶：685
IP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。
上傳時間： 2013-11-02
上傳用戶：誰偷了我的麥兜
訪問TCP/IP協議棧的vxd例子
上傳時間： 2015-01-03
上傳用戶：chenjjer
記錄IP/TCP/UDP/ICMP網絡包日志
上傳時間： 2014-12-02
上傳用戶：cx111111
OICQ黑客工具?？梢圆榭磳Ψ絀P地址，發匿名信，炸對方等
上傳時間： 2015-01-03
上傳用戶：壞天使kk
示范了Unix和Linux下如何利用Raw Socket構造偽裝的TCP、IP、UDP的包
上傳時間： 2014-01-02
上傳用戶：葉山豪
可探索指定IP地址段內的所有OICQ用戶號碼，可探測端口，把網吧里的所有機器的OICQ號碼都找出來，可群發消息
上傳時間： 2015-01-04
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