基于Xilinx FPGA的DDRSDRAM的Verilog控制代碼，使用的FPGA為Virtex-4，實(shí)現(xiàn)對(duì)DDRSDRAM的簡(jiǎn)單控制（對(duì)一系列地址的寫(xiě)入和讀取）。
標(biāo)簽： DDRSDRAM Verilog Xilinx FPGA
上傳時(shí)間： 2013-08-07
上傳用戶(hù)：ainimao
FPGA工程 基于C5的 調(diào)試通過(guò) 難得！！大家一起學(xué)習(xí)學(xué)習(xí)！！！
標(biāo)簽： FPGA 工程 調(diào)試
上傳時(shí)間： 2013-08-10
上傳用戶(hù)：330402686
使用protel 99畫(huà)的一塊用于fpga核心板的擴(kuò)展板。適用于常見(jiàn)的FPGA開(kāi)發(fā)核心板。具體尺寸有出入可以方便的調(diào)整。
標(biāo)簽： protel fpga 核心板 擴(kuò)展板
上傳時(shí)間： 2013-08-11
上傳用戶(hù)：haohao
由于目前所用到的FPGA器件以Altera的為主，所以下面的例子也以Altera為例，工具組合為 modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原則和方法對(duì)于其他廠(chǎng)家和工具也是基本適用的。
標(biāo)簽： Altera FPGA 開(kāi)發(fā)實(shí)例
上傳用戶(hù)：rishian
FPGA講座的PPT，介紹了最新的FPGA器件和在信號(hào)處理方面的應(yīng)用
標(biāo)簽： FPGA 講座
上傳時(shí)間： 2013-08-14
上傳用戶(hù)：王慶才
詳細(xì)介紹了FPGA和CPLD的初級(jí)入門(mén)內(nèi)容，是很好的FPGA電子書(shū)。
標(biāo)簽： FPGA CPLD 電子書(shū)
上傳用戶(hù)：13215175592
自己做的FPGA下的頻率計(jì)模塊化設(shè)計(jì) 附有完整的程序和仿真圖紙
標(biāo)簽： FPGA 頻率計(jì) 模塊化設(shè)計(jì) 仿真
上傳時(shí)間： 2013-08-20
上傳用戶(hù)：wanqunsheng
這是一個(gè)FPGA的實(shí)驗(yàn)源碼，可以實(shí)現(xiàn)對(duì)一段音樂(lè)的播放。用Verilog語(yǔ)言編寫(xiě)的，對(duì)初學(xué)者會(huì)有一定的幫助。
標(biāo)簽： Verilog FPGA 音樂(lè)播放 實(shí)驗(yàn)
上傳時(shí)間： 2013-09-01
什么是目前FPGA應(yīng)用工程師面對(duì)的最主要設(shè)計(jì)問(wèn)題？如何解決？當(dāng)開(kāi)始一個(gè)新的FPGA設(shè)計(jì)時(shí)，你們會(huì)推薦客戶(hù)采用什么樣的流程？對(duì)于I/O信號(hào)分布的處理，有什么建議可以提供給客戶(hù)？如果你的客戶(hù)準(zhǔn)備移植到另外一個(gè)FPGA、結(jié)構(gòu)化ASIC或ASIC，你會(huì)建議你的客戶(hù)如何做？
標(biāo)簽： FPGA 工程師 培訓(xùn)教材
上傳用戶(hù)：561596
提出了一種星載IEEE 1394智能終端的設(shè)計(jì)方案，介紹了基于MC8051軟核與Actel APA系列FPGA開(kāi)發(fā)IEEE 1394總線(xiàn)接口的設(shè)計(jì)過(guò)程與要點(diǎn)，實(shí)現(xiàn)了靈活、小型化、易于擴(kuò)展的1394總線(xiàn)接口。
標(biāo)簽： 8051 1394 MC 軟核
上傳時(shí)間： 2014-12-27
上傳用戶(hù)：Aeray
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