數(shù)字射頻存儲(chǔ)器(Digital Radio FreqlJencyr：Memory DRFM)具有對(duì)射頻信號(hào)和微波信號(hào)的存儲(chǔ)、處理及傳輸能力，已成為現(xiàn)代雷達(dá)系統(tǒng)的重要部件。現(xiàn)代雷達(dá)普遍采用了諸如脈沖壓縮、相位編碼等更為復(fù)雜的信號(hào)處理技術(shù)，DRFM由于具有處理這些相干波形的能力，被越來越廣泛地應(yīng)用于電子對(duì)抗領(lǐng)域作為射頻頻率源。目前，國內(nèi)外對(duì)DRFM技術(shù)的研究還處于起步階段，DRFM部件在采樣率、采樣精度及存儲(chǔ)容量等方面，還不能滿足現(xiàn)代雷達(dá)信號(hào)處理的要求。 本文介紹了DRFM的量化類型、基本組成及其工作原理，在現(xiàn)有的研究基礎(chǔ)上提出了一種便于工程實(shí)現(xiàn)的設(shè)計(jì)方法，給出了基于現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array FPGA)實(shí)現(xiàn)的幅度量化DRFM設(shè)計(jì)方案。本方案的采樣率為1 GHz、采樣精度12位，具體實(shí)現(xiàn)是采用4個(gè)采樣率為250 MHZ的ADC并行交替等效時(shí)間采樣以達(dá)到1 GHz的采樣率。單通道內(nèi)采用數(shù)字正交采樣技術(shù)進(jìn)行相干檢波，用于保存信號(hào)復(fù)包絡(luò)的所有信息。利用FPGA器件實(shí)現(xiàn)DRFM的控制器和多路采樣數(shù)據(jù)緩沖器，采用硬件描述語言(Very High Speed}lardware Description Language VHDL)實(shí)現(xiàn)了DRFM電路的FPGA設(shè)計(jì)和功能仿真、時(shí)序分析。方案中采用了大量的低壓差分信號(hào)(Low Voltage Differential Signaling LVDS)邏輯的芯片，從而大大降低了系統(tǒng)的功耗，提高了系統(tǒng)工作的可靠性。本文最后對(duì)采用的數(shù)字信號(hào)處理算法進(jìn)行了仿真，仿真結(jié)果證明了設(shè)計(jì)方案的可行性。 本文提出的基于FPGA的多通道DRFM系統(tǒng)與基于專用FIFO存儲(chǔ)器的DRFM相比，具有更高的性能指標(biāo)和優(yōu)越性。
標(biāo)簽： FPGA 數(shù)字射頻 存儲(chǔ)器
上傳時(shí)間： 2013-06-01
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介紹了一種運(yùn)用FPGA開發(fā)軟件Quartus II設(shè)計(jì)的數(shù)字頻率計(jì)。該數(shù)字頻率計(jì)的1 Hz～1 MHZ輸入被測(cè)脈沖信號(hào)具有頻率測(cè)量、周期測(cè)量、脈寬測(cè)量和占空比測(cè)量等多種用途，其測(cè)試結(jié)果由3 只七段數(shù)碼
標(biāo)簽： FPGA 數(shù)字頻率計(jì)
上傳時(shí)間： 2013-05-22
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電路圖可以實(shí)現(xiàn)高頻MHZ以上的檢波電路 MHZ以上高頻大多數(shù)比較難實(shí)現(xiàn)。
上傳時(shí)間： 2013-04-24
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·Blackfin系列DSP原理與系統(tǒng)設(shè)計(jì)(PDF格式)內(nèi)容提要Blackfin DSP是ADI與Intel聯(lián)合開發(fā)的體現(xiàn)高性能體系結(jié)構(gòu)的首款第四代定點(diǎn)DSP產(chǎn)品。在其系列產(chǎn)品中，最高時(shí)鐘頻率為600 MHZ，峰值處理能力為1.2 GMIPS。本書共分8章，主要介紹了Blackfin系列芯片的結(jié)構(gòu)、特點(diǎn)、接口功能、軟件編程等內(nèi)容，并以視頻應(yīng)用為實(shí)例介紹了一些使用方法，同時(shí)給出了幾個(gè)用于MPEG-4算
標(biāo)簽： Blackfin DSP 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-04-24
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提出了基于嵌入式技術(shù)CCD 采集系統(tǒng)的新方法,并以ARM微處理器和FPGA 芯片為核心設(shè)計(jì)了嵌入式CCD 采集系統(tǒng),解決了傳統(tǒng)采集方法中系統(tǒng)過于龐大和復(fù)雜的問題,具有結(jié)構(gòu)簡(jiǎn)單、小型化和智能化的特點(diǎn)。試驗(yàn)結(jié)果表明,該系統(tǒng)實(shí)現(xiàn)了CCD 輸出圖像的高速采集和實(shí)時(shí)顯示,數(shù)據(jù)采集速率達(dá)到5 MHZ。
上傳時(shí)間： 2013-08-15
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基于CSMC的0.5 μmCMOS工藝，設(shè)計(jì)了一個(gè)高增益、低功耗、恒跨導(dǎo)軌到軌CMOS運(yùn)算放大器，采用最大電流選擇電路作為輸入級(jí)，AB類結(jié)構(gòu)作為輸出級(jí)。通過cadence仿真，其輸入輸出均能達(dá)到軌到軌，整個(gè)電路工作在3 V電源電壓下，靜態(tài)功耗僅為0.206 mW，驅(qū)動(dòng)10pF的容性負(fù)載時(shí)，增益高達(dá)100.4 dB，單位增益帶寬約為4.2 MHZ，相位裕度為63°。
上傳時(shí)間： 2013-11-04
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本文介紹了AD公司的RF/IF相位和幅度測(cè)量芯片AD8302，并以此芯片為核心，組合功分器、延遲線和FPGA芯片設(shè)計(jì)了瞬時(shí)測(cè)頻接收機(jī)，改進(jìn)了傳統(tǒng)的設(shè)計(jì)方案。依照設(shè)計(jì)制作了測(cè)頻系統(tǒng)，并對(duì)系統(tǒng)整體性能進(jìn)行了測(cè)試，測(cè)試結(jié)果表明本系統(tǒng)可以準(zhǔn)確測(cè)量1.4~2.0 GHz范圍內(nèi)的信號(hào)，測(cè)頻精度為10 MHZ。
標(biāo)簽： 數(shù)字測(cè)頻 接收機(jī)
上傳時(shí)間： 2013-10-26
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基于低噪聲放大器（LNA）的噪聲系數(shù)和駐波比之間的矛盾，本文采用安捷倫公司的ATF54143晶體管計(jì)了一款工作于890~960 MHZ平衡式低噪聲放大器。該設(shè)計(jì)分為兩部分：3 dB 90°相移定向耦合器和并聯(lián)的低噪聲放大器。本文中首先介紹LNA相關(guān)理論，然后通過安捷倫公司的ADS仿真軟件進(jìn)行電路仿真，仿真結(jié)果滿足設(shè)計(jì)要求，達(dá)到了低噪聲系數(shù)和良好地駐波比要求。此文也為后面電路的設(shè)計(jì)和調(diào)試提供了理論支持。
標(biāo)簽： 54143 ATF 平衡式 低噪聲放大器
上傳時(shí)間： 2013-11-02
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本電路為寬帶直接變頻發(fā)射機(jī)模擬部分的完整實(shí)施方案（模擬基帶輸入、RF輸出）。通過使用鎖相環(huán)(PLL)和寬帶集成電壓控制振蕩器(VCO)，本電路支持500 MHZ至4.4 GHz范圍內(nèi)的RF頻率。PLL中的LO執(zhí)行諧波濾波，確保提供出色的正交精度。低噪聲LDO確保電源管理方案對(duì)相位噪聲和EVM沒有不利影響。這種器件組合可以提供500 MHZ至4.4 GHz頻率范圍內(nèi)業(yè)界領(lǐng)先的直接變頻發(fā)射機(jī)性能。
標(biāo)簽： EVM 寬帶 發(fā)射機(jī) 直接變頻
上傳時(shí)間： 2013-11-23
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借助AD9981，利用一種雙芯片“乒乓”配置可以實(shí)現(xiàn)超過110 MHZ的像素時(shí)鐘速率。雙芯片解決方案與交替像素采樣解決方案的不同之處在于，前者可以維持全速刷新率。雙通道AD9981設(shè)計(jì)有多種實(shí)現(xiàn)方式。本應(yīng)用筆記旨在讓用戶了解在實(shí)現(xiàn)這種配置時(shí)需要考慮的因素。相關(guān)變量包括布局和路由限制、時(shí)鐘選擇、圖形控制要求和最高速率要求等。
上傳時(shí)間： 2013-10-11
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